SU1170447A1

SU1170447A1 - Dicital discriminator

Info

Publication number: SU1170447A1
Application number: SU833713415A
Authority: SU
Inventors: Михаил Николаевич Штейнберг; Геннадий Срулевич Вайсман; Александр Тимофеевич Ситников; Александр Сеид Мамедович Нафиев
Priority date: 1983-12-26
Filing date: 1983-12-26
Publication date: 1985-07-30

Abstract

1. ЦИФРОВОЙ ДИСКРИМИНАТОР, содержащий счетчик первого параметра, счетчик второго параметра, первый блок сравнени , регистр результатови блок управлени , блок управлени содержит два элемента И, триггер, элемент ИЛИ и элемент задержки, причем вход запуска дискриминатора соединен со счетным входом триггера и первым входом первого элемента ИЛИ, вход первого параметра дискриминатора соединен со счетным входом счетчика первого параметра, выходы которого соединены с первой группой информа-г ционных входов регистра результата, вход второго параметра дискриминатора соединен со счетным входом счетчика второго параметра, выходы которого соединены с второй группой информационных входов регистра результата , выходы которого соедине.ны с выходами дискриминатора, перва группа входов задани уровней дискриминации дискриминат.ора соединана с первой группой информационных входов первого блока сравнени , отличающий с тем, что, с целью расширени функциональных возможностей за счет дискриминации по разности и сумме параметров в него введены сумматор, вычитатель и второй блок сравнени , а в Олокуправлени введены третий элемент И и второй и третий элементы ИЛИ, причем в блоке управлени инверсный выход триггера соединен с первыми входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами третьего элемента ИЛИ и i первыми входами соответственно второго и третьего элементов И, выход (Л третьего элемента ИЛИ соединен с вторым входом первого элемента И, выход которого через элемент задержки соединен с вторыми входами первого и третьего элементов И, втора группа входов задани уровн дискриминации дискриминатора соединена с первой группой информации входов второго блока управлени , выходы счетчика первого параметра соединены с первыми группами входов сумматора и вычиj;; . тател , выходы счетчика второго пара4 метра соединены с вторыми группами входов сумматора и вычитател , выходы сумматора соединены с второй группой информационных входов первого блока сравнени и третьей группой информационных входов регистра результата, выходы вычитател соединены с второй группой информационный входов второго блока сравнени и четвертой группой информационных входов регистра результата, выходы второго и третьего элементов блока управлени соединены1. DIGITAL DISCRIMINATOR containing the counter of the first parameter, the counter of the second parameter, the first comparison unit, the result register and the control unit, the control unit contains two AND elements, a trigger, the OR element and a delay element, the trigger input of the discriminator is connected to the counting trigger input and the first input the first element OR, the input of the first parameter of the discriminator is connected to the counting input of the counter of the first parameter, the outputs of which are connected to the first group of informational inputs of the result register, input v The first parameter of the discriminator is connected to the counting input of the counter of the second parameter, the outputs of which are connected to the second group of information inputs of the result register, the outputs of which are connected to the outputs of the discriminator, the first group of inputs for specifying discrimination levels of the discriminator.or connected to the first group of information inputs of the first comparison unit, distinguished by the fact that, in order to expand functionality due to discrimination based on the difference and sum of parameters, an adder, a subtracter and the second unit of comparison, and the third element AND and the second and third elements OR are entered into the Control Unit, and in the control unit the inverse trigger output is connected to the first inputs of the first and second OR elements, the outputs of which are connected respectively to the first and second inputs of the third OR element and the first inputs, respectively, of the second and third elements And the output (L of the third element OR is connected to the second input of the first element And, the output of which through the delay element is connected to the second inputs of the first and third elements And , the second group of inputs of the discriminator discrimination level setting is connected to the first group of information of the inputs of the second control unit, the outputs of the counter of the first parameter are connected to the first groups of inputs of the adder and calculated ;; . tatel, the outputs of the second meter counter are connected to the second groups of inputs of the adder and subtractor, the outputs of the adder are connected to the second group of information inputs of the first comparison unit and the third group of information inputs of the result register, the outputs of the subtractor are connected to the second group of information inputs of the second comparison unit and the fourth group of information the inputs of the result register, the outputs of the second and third elements of the control unit are connected

Description

с управл кицими входами соответственно первого и BTopoio блоков сравнени , выход первого элемента и блока управлени соединен с входом синхронизации регистра результата, первый и второй выходы первого блока сравнени соединены соответственно со вторым и третьим входами первого элемента ИЛИ блока управлени , первьй и второй выходы второго блока сравнени соединены соответственно с вторым и третьим входами второго элемента ИЛИ блока управлени .With the control inputs of the first and BTopoio comparison units, the output of the first element and the control unit, respectively, is connected to the synchronization input of the result register, the first and second outputs of the first comparison unit are connected respectively to the second and third inputs of the first OR element, and the first and second outputs of the second block comparisons are connected respectively with the second and third inputs of the second OR element of the control unit.

2. Дискриминатор по п. 1, отличающийс тем, что блок сравнени содержит сумматор, вычитатель, два регистра и два узла сравнени , причем перва группа информационных входов блока соединена с первыми2. A discriminator according to claim 1, characterized in that the comparison unit comprises an adder, a subtractor, two registers and two comparison nodes, with the first group of information inputs of the block being connected to the first

группами входов сумматора, вычитатёл , первого и второго узлов сравнени , втора группа информационных входов блока соединена с вторыми группами входов сумматора и вычитател , выходы сумматора соединены с информационными входами -первого регистра, выходы которого подключены к второй группе входов первого узла сравнени , выход которого соединен с первым выходом блока, выходы вычитател соединены с информационными входами второго регистра, выходы которого соединены с второй группой входов второго узла сравнени , выход которого соединен с вторым выходом блока, управл ющий вход блока соединен с входами синхронизации первого и второго регистров .groups of inputs of the adder, subtractor, the first and second nodes of the comparison, the second group of information inputs of the block are connected to the second groups of inputs of the adder and subtractor, the outputs of the adder are connected to information inputs of the first register, the outputs of which are connected to the second group of inputs of the first comparison node, the output of which is connected with the first output of the block, the outputs of the subtractor are connected to the information inputs of the second register, the outputs of which are connected to the second group of inputs of the second comparison node, the output of which is connected nen to the second output unit, the control unit input is connected to the synchronization inputs of the first and second registers.

II

Изобретение относитс к вычислительной и информационно-измерительной технике и может найти применение в системах регистрации и обработки случайных сигналов.The invention relates to computing and information technology, and can be used in systems for recording and processing random signals.

Целью изобретени вл етс расширение функциональных возможностей за счет дискриминации по разности и сумме параметров.The aim of the invention is to enhance the functionality by discriminating on the difference and sum of the parameters.

На фиг. 1 представлена структура цифрового дискриминатора; на фиг. 2 структура первого и второго блоков сравнени ; на фиг. 3 - структура блока управлени .FIG. 1 shows the structure of a digital discriminator; in fig. 2 structure of the first and second comparison blocks; in fig. 3 - structure of the control unit.

Цифровой дискриминатор (фиг. 1) содержит вход 1 первого параметра, вход 2 второго параметра, счетчик 3 первого параметра,, счетчик 4 второго параметра, сумматор 5, вычитатель 6, переключатель 7 уровней, первый и второй блоки 8 и 9 сравнени ,, блок 10 управлени , регистр 11 результата, вход 12 запуска дискриминатора, выходы 13 дискриминатора.The digital discriminator (Fig. 1) contains input 1 of the first parameter, input 2 of the second parameter, counter 3 of the first parameter, counter 4 of the second parameter, adder 5, subtractor 6, level switch 7, first and second blocks 8 and 9 of the comparison, block 10 controls, result register 11, discriminator start input 12, discriminator outputs 13.

В состав блоков сравнени (фиг. 2) вход т сумматор 14, вычитатель 15, первый и второй регистры 16 и 17, первый и второй узлы 18 и 19 сравнени , перва и втора группы информационных входов 20 и 2t блока, управл ющий вход 22, первый и второй выходы 23 и 24.The comparison blocks (Fig. 2) include an adder 14, a subtractor 15, first and second registers 16 and 17, first and second nodes 18 and 19 of the comparison, the first and second groups of information inputs 20 and 2t of the block, control input 22, first and second outputs 23 and 24.

В состав блока 10 управлени (фиг. 3) вход т первый, второй и тре5 тий элементы ИЛИ 25, 26 и 27, первый второй и третий элементы И 28, 29 и 30, триггер 31, формирователь 32 импульса, элемент задержки 33, выходы 34 - 36 и входы 37-41. Цифровой дискриминатор работает следующим образом.The control unit 10 (Fig. 3) includes the first, second and third elements OR 25, 26 and 27, the first second and third elements And 28, 29 and 30, trigger 31, pulse shaper 32, delay element 33, outputs 34-36 and entrances 37-41. The digital discriminator works as follows.

В исходной состо нии счетчики 3 и 4 цифрового дискриминатора и регистры 16 и 17, вход щие в состав 15,блоков 8 и 9, обнулены.In the initial state, the counters 3 and 4 of the digital discriminator and the registers 16 and 17, which are part 15, blocks 8 and 9, are reset.

Перед началом цикла обработки анализируемой величины на управл ющи вход 12 цифрового дискриминатора подаетс сигнал высокого уровн , а затем на входы 1 и 2 начинают посту- пать унитарные; коды соответствующих исходных параметров, характеризирующих объект или процесс.Before starting the processing cycle of the analyzed value, a high level signal is applied to the control inputs 12 of the digital discriminator, and then unitary inputs start at inputs 1 and 2; codes of the corresponding initial parameters characterizing the object or process.

Указанные коды подаютс на счетные входы счетчиков 3 и 4 соответственно . В сумматоре 5 производитс сложение кодов счетчиков 3 и 4. В вычитателе 6 производитс вычитание значени кода счетчика 4 из кода 30 счетчика 3.These codes are fed to the counting inputs of counters 3 and 4, respectively. In the adder 5, the addition of the codes of the counters 3 and 4 is performed. In the subtractor 6, the value of the counter code 4 is subtracted from the code 30 of the counter 3.

Получаемые (накапливаемые) таким образом значени суммы и разности анализируемых параметров с выходов сумматора 5 и вычитател 6 подаютс на вторые группы информационных вхотДОН блоков 8 и 9 формировани сигналов разрешени соответственно, на первые группы информационных входов которых подаетс код величины шага уровн дискриминации, задаваемой переключателем 7 уровней.The resulting (accumulated) values of the sum and difference of the analyzed parameters from the outputs of the adder 5 and the subtractor 6 are sent to the second groups of informational portions DON of the blocks 8 and 9 of forming the resolution signals, respectively, the first groups of informational inputs are fed to the code of the step value of the discrimination level set by switch 7 levels.

Блоки 8 и 9 идентичны. Поэтому рассмотрим работу толйко блока 8 срав нени .Blocks 8 and 9 are identical. Therefore, we consider the work of block 8 of comparison.

Значение кода со второй группы информационных входов блока 8 подаетс на вторые группы входов сумматора 14 и вычитател 15 и одновременно на первые группы входов узлов 18 и 19 сравнени .The code value from the second group of information inputs of block 8 is fed to the second groups of inputs of the adder 14 and subtractor 15 and simultaneously to the first groups of inputs of the comparison nodes 18 and 19.

В сумматоре 14 при этом производитс сложение исследуемого кода, поступившего на вторую группу информационных входов блока 8, с кодом величины шага уровн дискриминации. In the adder 14, in this case, the code under study is added, which arrives at the second group of information inputs of block 8, with the code of the step size of the discrimination level.

В вычитателе 15 определ етс разность исследуемого кода и кода величины шага уровн дискриминации.In subtractor 15, the difference between the test code and the step size code of the discrimination level is determined.

После прекращени передачи кодов анализируемых параметров на управл ю щий вход 12 цифрового дискриминатора подаетс сигнал низкого уровн , в соответствии с которым на входах 34, 35 и 36 блока 10 управлени формируютс сигналы соответственно синхро низации регистра 11 и записи содержимого сумматора 14 и вычитател 15 в регистры 16 и 17 блоков 8 и 9.After the transmission of the codes of the analyzed parameters to the control input 12 of the digital discriminator is stopped, a low level signal is applied, according to which, at the inputs 34, 35 and 36 of the control unit 10, signals are generated to synchronize the register 11 and to write the contents of the adder 14 and the subtractor 15 to the registers 16 and 17 blocks 8 and 9.

При этом в регистр 16 блока 8 формировани сигналов разрешени записываетс значение суммы исследуемого кода и кода величины шага уровн дискриминации, а в регистр 17 значение разности исследуемого кода и кода величины шага уровн дискриминации . Эти значени задают верхний и нижний уровни ближайших сумморазностных значений дискриминации анализируемой величины.In this case, the register 16 of the resolution generation unit 8 records the value of the sum of the code under study and the code of the step size of the discrimination level, and the register 17 of the difference between the code under study and the code of the step size of the discrimination level. These values define the upper and lower levels of the closest sum-difference discrimination values of the value being analyzed.

Последую цие циклы обработки производ тс аналогично первому, однако теперь лосле подачи сигнала на управл кмций вход 12 устройства на выходах 34, 35 и 36 блока 10 управлени будут формироватьс сигналы только в случае достижени верхнего или нижнего сумморазностного значени уровн дискриминации.The subsequent processing cycles are performed similarly to the first one, but now the signal to control inputs 12 of the device will be generated at the outputs 34, 35 and 36 of the control unit 10 only if the upper or lower sum difference value of the discrimination level has been reached.

При этом код исследуемого параметра поступает на первые группы входов узлов 18 и 19 сравнени и сравниваетс с кодами верхнего и нижнего уровней дискриминации, поступающими на вторые группы входов соответственно из регистров 16 и 17.In this case, the code of the parameter under study is fed to the first groups of inputs of the nodes 18 and 19 of the comparison and is compared with the codes of the upper and lower levels of discrimination that enter the second groups of inputs, respectively, from registers 16 and 17.

При достижении указанного услови на выходе соответствующего узла сравнени в соответствующем блоке 8 (9) формируетс сигнал разрешени , поступающий на вход блока 10 управлени .When the specified condition is reached, at the output of the corresponding comparison node in the corresponding block 8 (9), a permission signal is generated, which arrives at the input of the control block 10.

Таким образом, на выходах 34, 35 и 36 блока 10 управлени вьфабатываютс сигналы соответственно синхронизации регистра 11 и записи верхнего и нижнего сумморазностных з-начений уровн дискриминации.Thus, at the outputs 34, 35 and 36 of the control unit 10, signals of the synchronization of register 11 and the recording of the upper and lower sum-difference discrimination discrimination levels are respectively output.

фаг. 2phage. 2

Фиг. 3FIG. 3

Claims

1. A DIGITAL DISCRIMINATOR comprising a counter of a first parameter, a counter of a second parameter, a first comparison unit, a result register and a control unit, a control unit contains two AND elements, a trigger, an OR element, and a delay element, the discriminator trigger input being connected to the trigger counting input and the first input of the first element OR, the input of the first discriminator parameter is connected to the counting input of the counter of the first parameter, the outputs of which are connected to the first group of information inputs of the result register, the input of the second pair meter of discriminator is connected to the counting input of the counter of the second parameter, the outputs of which are connected to the second group of information inputs of the result register, the outputs of which are connected to the outputs of the discriminator, the first group of inputs for setting the levels of discrimination of the discriminator is connected to the first group of information inputs of the first comparison unit, distinguishing with that, in order to expand the functionality due to discrimination on the difference and the sum of the parameters, an adder, a subtractor and a second block of the signal, and the third AND element and the second and third OR elements are introduced into the control unit, and in the control unit the inverse trigger output is connected to the first inputs of the first and second UTI elements, the outputs of which are connected respectively to the first and second inputs of the third OR element and the first inputs respectively, of the second and third elements And, the output of the third element of the UTI is connected to the second input of the first element And, the output of which through the delay element is connected to the second inputs of the first and third elements And, the second group of inputs is given the discriminator discrimination level is connected to the first group of information of the inputs of the second control unit, the outputs of the counter of the first parameter are connected to the first groups of inputs of the adder and subtracter, the outputs of the counter of the second parameter are connected to the second groups of inputs of the adder and subtracter, the outputs of the adder are connected to the second group of information inputs of the first block comparison and the third group of information inputs of the result register, the outputs of the subtractor are connected to the second group of information inputs of the second block the fourth group of information inputs of the result register, the outputs of the second and third elements of the control unit are connected to the control inputs of the first and second comparison units, the output of the first element and control unit is connected to the synchronization input of the result register, the first and second outputs of the first comparison unit are connected respectively, with the second and third inputs of the first OR element of the control unit, the first and second outputs of the second comparison unit are connected respectively to the second and third input of a second OR gate control unit.

2. The discriminator in π. 1, characterized in that the comparison unit contains an adder, a subtractor, two registers and two comparison nodes, the first group of information inputs of the block connected to the first groups of inputs of the adder, subtractor, first and second nodes of comparison, the second group of information inputs of the block connected to the second corpse of inputs of the adder and subtracter, the outputs of the adder are connected to the information inputs of the first register, the outputs of which are connected to the second group of inputs of the first comparison node, the output of which is connected to the first output of the block ka, the subtractor outputs are connected to the data inputs of the second register, whose outputs are connected to inputs of the second group of second comparison unit, whose output is connected to the second output unit, the control unit input is connected to the synchronization inputs of the first and second registers.