SU1170423A1 - Селектор аналоговых сигналов - Google Patents

Селектор аналоговых сигналов Download PDF

Info

Publication number
SU1170423A1
SU1170423A1 SU833629107A SU3629107A SU1170423A1 SU 1170423 A1 SU1170423 A1 SU 1170423A1 SU 833629107 A SU833629107 A SU 833629107A SU 3629107 A SU3629107 A SU 3629107A SU 1170423 A1 SU1170423 A1 SU 1170423A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
channel
signal
trigger
Prior art date
Application number
SU833629107A
Other languages
English (en)
Inventor
Евгений Александрович Белозерский
Владимир Павлович Жабеев
Леонид Германович Капустин
Original Assignee
Киевское Проектно-Конструкторское Бюро Автоматизированных Систем Управления
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевское Проектно-Конструкторское Бюро Автоматизированных Систем Управления filed Critical Киевское Проектно-Конструкторское Бюро Автоматизированных Систем Управления
Priority to SU833629107A priority Critical patent/SU1170423A1/ru
Application granted granted Critical
Publication of SU1170423A1 publication Critical patent/SU1170423A1/ru

Links

Landscapes

  • Electronic Switches (AREA)

Abstract

СЕЛЕКТОР АНАЛОГОВЫХ СИГНАЛОВ , содержащий каналы селекции по числу входных сигналов, в состав каждого из которых вход т элемент сравнени  и переключатель , первые входы которых подключены к входной шине, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  упор доченного распределени  выходных сигналов по амплитуде входных, в каждый канал введены первый и второй элементы И-НЕ, элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и триггер, причем первый вход канала соединен с вторыми входами элемента сравнени  и переключател , а выход элемента сравнени  соединен с первым входом первого элемента И-НЕ, выход которого соединен с первым входом элемента И и с управл ющим входом переключател , выход которого подключен к первому выходу канала, выход элемента И соединен с вторым выходом канала и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход канала подключен к вторым входам элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом триггера, инверсный выход которого подключен к второму входу первого элемента И-НЕ i и первому входу второго элемента И-НЕ, управл ющий вход триггера соединен с выхо (Л дом второго элемента И-НЕ, второй вход которого соединен с управл ющей щиной, при этом первый выход и второй вход каждого канала соединен с первым входом и вторым выходом последующего канала соответственно .

Description

1C
00 Изобретение относитс  к импульсной технике и может быть использовано, в частности , при построении устройств анализа входных сигналов. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  упор доченного распределени  выходных сигналов по амплитуде входных. На чертеже представлена структурна  схема селектора аналоговых сигналов. Селектор аналоговых сигналов состоит из каналов селекции 1, при этом первый вход 2 каждого соединен с первым выходом 3 предыдущего канала, второй выход 4 - с вторым входом 5, а к соответствующей входной щине 6 подключены первые входы элемента 7 сравнени  и переключател  8, управл ющий вход которого соединен с выходом первого элемента И-НЕ 9, вторым входом соединенного с первым входом второго элемента И-НЕ 10, при этом вывод первого элемента И-НЕ 9 соединен с первым входом элемента И 11, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, выходом подсоединенного к информационному входу триггера 13, пр мой выход которого подключен к шине 14 выходного сигнала, причем вторые входы вторых элементов И-НЕ 10 соединены с управл ющей щиной 15. Устройство работает следующим образом. В исходном состо нии триггер 13 установлен в «О и на щине 14 выходных сигналов канала также присутствует «О. При этом с инверсного выхода триггера 13 сигнал «1 поступает на второй вход первого элемента И-НЕ 9 и первый вход второго элемента И-НЕ 10, отпира  их дл  прохождени  соответствующих управл ющих сигналов. Селектируемый сигнал Uft с входной щины 6 поступает на первые входы элемента 7 сравнени  и переключател  8, на вторые входы которых поступает аналоговый сигнал U с первого входа 2, где k - номер текущего канала. К второму входу 5 канала селекции текущего канала с второго выхода 4 последующего канала поступает логический сигнал . Далее возможны четыре варианта: и D,+ ,0; и D,+,l; и Dft+,0; и D,+ , l. В первом варианте на выходе элемента 7 сравнени  по вл етс  управл ющий сигнал «1, который, пройд  через открытый элемент И-НЕ 9, инвертируетс  и поступает на управл ющий вход переключател  8, в результате чего переключатель пропустит на первый выход 3 канала меньший по величи не сигнал из присутствующих на его входах, в данном случае сигнал U, т. е. . С выхода первого элемента И-НЕ 9 сигнал «О запирает элемент И 11, с выхода которого сигнал «О поступает на второй выход 4 канала, т. е. . Сигнал «О с выхода элмента И 11 поступает также на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, на второй вход которого поступает сигнал Следовательно, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 на информационный вход триггер 13 поступает сигнал «О. После этого на управл ющую щину 15 подаетс  импульс селекции, который, пройд  через открытый элемент И-НЕ 10, поступает на управл ющий вход триггера 13. Триггер 13 снова устанавливаетс  в состо ние «О. При этом на выходной шине 14 канала сигнал «О сохран етс . Это означает, что входной сигнал U, не селектировалс  и справедливы выражени  U|+i Ui, . Во втором варианте на первом выходе 3 канала также как и в первом варианте по вл етс  сигнал Uf. и на втором выходе 4 по вл етс  сигнал «О. Однако сигнал с второго входа 5, поступа  на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, вызывает по вление сигнала «1 на информационном входе триггера 13. С приходом импульса селекции на управл ющую щину 15 триггер 13 устанавливаетс  в состо ние «I. При этом на выходной щине 14 канала по вл етс  сигнал «1. Это означает, что входной сигнал U селектировалс . С инверсного выхода триггера 13 сигнал «О запирает второй элемент И-НЕ 10, блокиру  изменение состо ни  триггера 13. Этот сигнал также запирает первый элемент И-НЕ 9, вызыва  по вление на его выходе сигнала «1, который отпирает элемент И 11 и на втором выходе 4 по вл етс  сигнал l. На управл ющем входе переключател  8 сигнал «1 измен ет его состо ние таким образом, что на первом выходе 3 канала по вл етс  сигнал . Таким образом сигнал U исключаетс  из дальнейшего анализа и справедливы выражени  . В третьем варианте на выходе элемента 1 сравнени  по вл етс  управл ющий сигнал «О, который, пройд  через открытый элемент И-НЕ 9, инвертируетс  и поступает на управл ющий вход переключател  8, в результате чего переключатель пропускает на первый выход 3 канала меньший по веиие сигнал из присутствующих на его лодах, в данном случае сигнал Uf. С выхода первого элемента И-НЕ 9 сигнал «1 отпирает элемент И 11. с выхода которого сигнал «О поступает на второй выход 4 канала, а на информационном входе триггера 13 формируетс  сигнал «О. С приходом импульса селекции на управл ющую шину 15 состо ни  триггера 13 не измен етс  и на выходной щине 14 канала присутствует сигнал «О. Это означает, что входной сигнал и не селектировалс  и справедливы выражени : Ш+|-Uf, . В четвертом варианте на выходе 3 канала, также как и в третьем варианте, по вл етс  сигнал U|+i Uf, а на выходной шине 14 по вл етс  сигнал «1. Сигнал 1 со
второго входа 5, поступа  на второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12, вызывает по вление сигнала «О на информационном входе триггера 13. С приходом импульса селекции на управл ющую шину 15 триггер 13 не мен ет своего состо ни . При этом на выходной шине 14 канала присутствует сигнал «О. Это означает, что входной сигнал U/t не селектировалс  и справедливы выражени : , .
Пример. Пусть селектор содержит п ть каналов селекции, на входной шине б которых поданы селектируемые сигналы: В; , , , , причем на вход 2 первого канала 1 подан сигнал, наибольший по величине из диапазона селиктируемых сигналов, Ue Ueuix, а на входе 5 п того канала присутствует логический сигнал Off 1. При этом состо ние элементов 7 сравнени  всех каналов будет 1, О, 1, О, О в пор дке нумерации каналов. Составление управл ющих входов всех переключателей 8, в том же пор дке, будет инверсным по отношению к выходным сигналам элемента 7 сравнени  О, 1, О, 1, 1. Сигналы DI-DS распредел ютс  так: О, О, О, 1, 1. При этом на информационных входах триггеров 13 каналов установ тс  сигналы О, О, 1, О, 0. С приходом первого импульса селекции на управл ющую шину 15 установленные сигналы с информационных входов переписываютс  в соответствующие триггеры 13. Управл ющий вход триггера 13 третьего канала блокируетс  от прихода импульсов селекции и селектируемое напр жение канала исключаетс  из дальнейшего анализа и селекции . Таким образом, сигнал 1 по вл етс  на выходной шине 14 только третьего канала, на вход 6 которого было подано минимальное напр жение . Следовательно, после первого импульса селекции устройство выбрало минимальный сигнал. После первого импульса селекции логические значени  сигналов на элементах схемы измен ютс  еледующим образом: на выходах элемента 7 сравнени  1, О, 1, 1, 1; состо ние управл ющих входов переключателей О, 1, 1, О, 0; сигналы DI-DS распредел ютс  так: О, О, О, О, 1; при этом на информационных входах
триггеров 13 каналов установ тс  сигналы О, О, О, О, 1.
С приходом второго импульса селекции на управл ющую щину 15 сигналы с информационных входов незаблокированных триггеров 13 первого, второго, четвертого и п того каналов переписываютс  на соответствующие выходы. Управл ющий вход триггера 13 п того канала блокируетс  от последующих импульсов селекции и селектируемое напр жение канала исключаетс  из дальнейшего анализа и селекции. Таким образом, в результате подачи второго импульса сигнал «1 по вл етс  на выходной шине 14 п того канала, на входной шине 6 которого было подано -второе по величине напр жени  . После двух импульсов сигналы и, 1В и Ui 2В считаютс  выбранными, о чем свидетельствуют сигналы «1 на выходных шинах 14 третьего и п того каналов. После второго импульса селекции формируютс  другие сигналы на схемы: на выходах алементов 7 сравнени  1,0, 1, 1, 1; состо ние управл ющих входов переключателей 8 О, 1, 1, О, 1; сигналы DI-DS распредел ютс  так: О, О, О, О, 1; при этом на информационных входах триггеров 13 каналов установ тс  сигналы О, О, О, 1, 0.
Далее легко видеть, что с приходом последующих импульсов селекции выбираютс  каналы в пор дке возрастани  величин сигналов , поданных на их входные шины 6. Таким образом, из этого примера видно, что устройство выполн ет селекцию аналоговых сигналов от меньшего по величине к большему с приходом импульсов селекции, т. е. ранжирует их. Селектор аналоговых сигналов может селектировать также сигналы и в другом направлении, т. е. от больщего по величине к меньшему. Дл  этого необходимо на вход 2 первого канала 1 подать сигнал, наименьший по величине из диапазона селектируемых сигналов и изменить включение входов элементов 7 сравнени  так, чтобы сигнал с первого входа 2 канала поступал на первый вход элемента 7 сравнени  и второй вход переключател  8 и сигнал с третьей входной щины 6 канала поступал на второй вход элемента 7 сравнени  и первый вход переключател  8.
I

Claims (1)

  1. СЕЛЕКТОР АНАЛОГОВЫХ СИГНАЛОВ, содержащий каналы селекции по числу входных сигналов, в состав каждого из которых входят элемент сравнения и переключатель, первые входы которых подключены к входной шине, отличающийся тем, что, с целью расширения функциональных возможностей за счет обеспечения упорядоченного распределения выходных сигналов по амплитуде входных, в каждый канал введены первый и второй элементы И-НЕ, эле- мент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и триггер, причем первый вход канала соединен с вторыми входами элемента сравнения и переключателя, а выход элемента сравнения соединен с первым входом первого элемента И-НЕ, выход которого соединен с первым входом элемента И и с управляющим входом переключателя, выход которого подключен к первому выходу канала, выход элемента И соединен с вторым выходом канала и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход канала подключен к вторым входам элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом триггера, инверсный выход которого подключен к второму входу первого элемента И-НЕ и первому входу второго элемента И-НЕ, управляющий вход триггера соединен с выходом второго элемента И-НЕ, второй вход которого соединен с управляющей шиной, при этом первый выход и второй вход каждого канала соединен с первым входом и вторым выходом последующего канала соответственно.
    >
SU833629107A 1983-07-29 1983-07-29 Селектор аналоговых сигналов SU1170423A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833629107A SU1170423A1 (ru) 1983-07-29 1983-07-29 Селектор аналоговых сигналов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833629107A SU1170423A1 (ru) 1983-07-29 1983-07-29 Селектор аналоговых сигналов

Publications (1)

Publication Number Publication Date
SU1170423A1 true SU1170423A1 (ru) 1985-07-30

Family

ID=21077006

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833629107A SU1170423A1 (ru) 1983-07-29 1983-07-29 Селектор аналоговых сигналов

Country Status (1)

Country Link
SU (1) SU1170423A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 892695, кл. Н 03 К 5/26, 08.04.80. «Автоматика, № 2, 1968, с. 95. *

Similar Documents

Publication Publication Date Title
US4484291A (en) Comparison circuit for determining the statistical equality of two analog signals
US3067341A (en) Reversible electronic sequence switching network
SU1170423A1 (ru) Селектор аналоговых сигналов
US3212009A (en) Digital register employing inhibiting means allowing gating only under preset conditions and in certain order
US3328702A (en) Pulse train modification circuits
GB819909A (en) Improvements in or relating to coding apparatus
EP0445880B1 (en) Write-acknowledge circuit comprising a write detector and a bistable element for four-phase handshake signalling
SU951711A1 (ru) Цифровой делитель частоты следовани импульсов
US4143326A (en) Signal delay system
SU1651282A1 (ru) Устройство дл формировани случайных выборок
SU1003071A1 (ru) Устройство дл сравнени чисел
US3579118A (en) Multiple mode frequency divider circuit
SU1185600A1 (ru) Управляемый делитель частоты
KR880000515Y1 (ko) 스위칭 신호 제어 장치
GB1011078A (en) Apparatus for varying the resolution of interpolation of an interpolator
SU1441394A1 (ru) Вычитатель частот с представлением информации в число-импульсном коде
SU752328A1 (ru) Устройство дл сравнени двоичных чисел
SU1211876A1 (ru) Управл емый делитель частоты
KR200161731Y1 (ko) 다중 채널 선택 장치
SU1248046A1 (ru) Адаптивный коммутатор
SU1193658A1 (ru) Устройство дл сравнени двоичных чисел
SU1045242A1 (ru) Устройство дл приема информации
SU840850A1 (ru) Пневматический счетчик импульсов
SU1050126A1 (ru) Устройство дл контрол распределител импульсов
SU1180896A1 (ru) Сигнатурный анализатор