SU1167727A1

SU1167727A1 - Device for monitoring operation of n-digit counter

Info

Publication number: SU1167727A1
Application number: SU823448061A
Authority: SU
Inventors: Евгений Александрович Евсеев; Александр Николаевич Горбунов; Юрий Алексеевич Плужников
Original assignee: Предприятие П/Я М-5156
Priority date: 1982-06-02
Filing date: 1982-06-02
Publication date: 1985-07-15

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ РАБОТЫ /V-РАЗРЯДНОГО СЧЕТЧИКА, содержащее элемент ИЛИ, элемент задержки , соединенный с входом счетчика, и в каждом разр де счетчика - элемент НЕ, элемент задержки и два элемента И, причем входы первого элемента И каждого разр да соединены соответственно с пр мым выходом данного и инверсными выходами предыдущих разр дов, а входы второго элемента И каждого разр да соединены соответственно с инверсными выходами данного и предыдущих разр дов, отличающеес тем, что, с целью повышени достоверности контрол путем обнаружени изменений четного числа на ложное нечетное и нечетного на ложное четное , в него введены формирователь импульсов и в каждый разр д счетчика, начина со второго разр да, - третий и четвертый элементы И, а начина с третьего разр да,- элемент ИЛИ, причем первые входы третьего и четвертого элементов И соединены соответственно с инверсным и пр мым выходами данного разр да, второй вход третьего элемента И и первый дополнительный вход первого элемента И соединены с выходом инвертора, вход которого подключен к выходу элемента задержки, к первому дополнительному входу второго элемента И и к второму входу четвертого элемента И, вторые дополнительные входы первого и второго элементов И и третьи входы третьего и четвертого элементов И подключены к выходу формировател импульсов, четвертые входы третьего и четвертого элементов И подключены к выходу элемента ИЛИ данного разр да , входы которого соединены с пр мыми со выходами предыдущих разр дов, четвертые входы третьего и четвертого элементов И (Л второго разр да подключены к пр мому выходу первого разр да, первый элемент И которого подключен вторым входом к выходу инвертора, вход которого подключен к выходу элемента задержки и к второму входу второго элемента И, третьи входы первого и второго элементов И первого разр да подключены к выходу формировател импульсов, о вход которого соединен с выходом элемента -vi задержки, при этом выходы элементов И ю всех разр дов подключены к входам элемента ИЛИ.A DEVICE FOR MONITORING A WORK / V-BIT COUNTER, containing an OR element, a delay element connected to the counter input, and in each discharge of the counter an element NOT, a delay element and two AND elements, and the inputs of the first element AND of each bit are connected respectively to the direct output of this and inverse outputs of the previous bits, and the inputs of the second element AND of each bit are connected respectively to the inverse outputs of this and previous bits, characterized in that, in order to increase the reliability of the control by detecting changes of an even number to a false odd and odd to a false even, a pulse shaper is entered into it and in each digit of the counter, starting with the second bit, the third and fourth elements are AND, and starting with the third bit is the OR element, and the first inputs of the third and fourth elements And are connected respectively to the inverse and direct outputs of this bit, the second input of the third element And and the first additional input of the first element And are connected to the output of the inverter, whose input is connected to the output of the element support, to the first additional input of the second element And to the second input of the fourth element And, the second additional inputs of the first and second elements And and the third inputs of the third and fourth elements And connected to the output of the pulse shaper, the fourth inputs of the third and fourth elements And connected to the output element OR of this bit, the inputs of which are connected to direct ones with the outputs of previous bits, the fourth inputs of the third and fourth elements I (L of the second bit are connected to the direct output of the first bit, The first element And of which the second input to the output of the inverter, whose input is connected to the output of the delay element and to the second input of the second element And, the third inputs of the first and second elements And the first bit connected to the output of the pulse former, the input of which is connected to the output of the element - vi delay, while the outputs of the elements And y all bits are connected to the inputs of the element OR.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах автоматического контрол и управлени . Известно устройство дл контрол работы счетчика с потенциальными выходами, содержащее две схемы И, входы которых соединены с различными выходами каждой чейки счетчика, два импульсных делител иа два и схема ИЛИ, при этом вход контролируемого счетчика подключен к входам схем И, выход одной схемы И подключен к счетному входу одного импульсного делител на 2 и установочному входу другого импульсного делител на 2, выход другой схемы И подключен к счетному входу другого импульсного делител на 2 и установочному входу одного импульсного делител на 2, а выходы двух импульсных делителей аа 2 подключены к входам схемы ИЛИ i. Однако известное устройство имеет низкую надежность контрол отказов и сбоев счетчика. Наиболее близким к п)едлагаемому по технической сущности вл етс устройство дл контрол работы Л -разр дного счетчика, содержащее два . делител на дна, два элемента И, элемент ИЛИ, выход каждого элемента И подсоединен х счетному нходу соответствующего делител на два и к установочному входу другого делител на два, выходы которых соединены с входами элемента ИЛИ. Устройство содержит также два дополнительных элемента ИЛИ, третий элемент И, элемент НЕ, два элемента задержки, а в каждом счетном разр де счетчика - два дополнительных элемента И, два дополнительных элемента НЕ и дополнительный элемент задержки. Входы первого дополнительного элемента И каждого разр да соединены с пр мыми ;1Ыходаки да1-;ного и предыдущих разр дов счетчика и с выходом первого дополнительного эле.мента НЕ, вход которого соединен с пр мым выходом последующего разр да. Выход lepaorc дополнительного элемента И соединен с одним из входов первого дополнительного элемента ИЛИ и с входом дополнительного элемента задержки. Входы второго дополнительного элемента И соединены с инверсными выходами данного и предыдущих разр дов, с выходом второго дополнительного элемента НЕ, вход которого соединен с инверсным выходом следуюдщего разр да, и с выходом дополнительного элемента задержки. Выход второго дополнительного эле.мента И соединен с одним из входов второго донолнительHoio элемента ИЛИ, кото|)ого соединен с иыходом третьего эло:у:е:па И, входы которого соединены через первый элемеш- задержки с входом счетч.чка, через второй э.ле:лепт задержки - -- с гпшерсным выходом первого счетного разр да и через э.лемен: НЕ - с нр мым выходом первого счетного разр да. Выходы дополнительных элементов ИЛИ соединены с первыми входами соответствующих элементов И, вторые входы которых соединены с выходом первого элемента задержки 2. Однако известное устройство имеет недостаточно высокую достоверность контрол . Не контролируетс изменение четного числа, записанного в счетчик, на ложное нечетное и лищь частично контролируетс изменение нечетного числа, записанного в счетчик, на ложное четное. Цель изобретени - новыщение достоверности контрол путем обнаружени изменений четного числа на ложное нечетное и нечетного на ложное четное. Поставленна цель достигаетс тем, что в устройство, содержащее элемент ИЛИ, элемент задержки, соединенный с входом счетчика, и в каждом разр де счетчика -элемент НЕ, эле;.;сг.т задержки и два зломента И, входы первого элемента И каждого разр да соединены соответственно с пр мым выходом данного и инверсными выходами предыдущих }:11;3р дов. а входы второго элемента И каждого разр да соединены соответственна с инверсными выходами данного и предыдупих разр дов, введены формирователь иглг ульсив н Б каждый разр д счетчика, начинй с Бт;;рого разр да,третий и четвертый злемсчтс ; И, а начина с третьего разр да,-элемент ИЛИ, причем первые входы третьего и четвертого э.;1ементов И соединены соответственно с инверсным и пр мым выходами данного разр да , второй вход третьего элемента И и первый дополнительный вход первого элемента И соединены с выходом инвертора, вход которого подключен к выходу элемента задержки, к первому дополнительному входу второго элемента И и к второму входу четвертого элемента И, вторые дополнительные входы первого и второго элементов 1 и третьи входы третьего и четвертого элементов И подключены к выходу формировател имнульсов, четвертые входы третьего и четвертого элементов И подключены к выходу элемента ИЛИ данного разр да, входы которого соединены с пр мы.ми выходами предыдущих разр дов, четвертые входы третьего и четвертого элементов И второго разр да подключены к пр мому выходу первого разр да , первый элемент И которого подключен вторым входом к выходу инвертора, вход которого подключен к выходу элемента задержки и к второму входу второго элемента И, третьи входы первого и второго элементов И первого разр да подключены к выходу формировател имг1ульсов, вход которого соеди ен с выходо.м элемента задержки, при STOM выходы э Шл;ентов И всех разр дов подключены к входам эло:-,ента ИЛИ. Ма чертеже приведена блок-схема предлага-гмогс устройства д.л контрол Л-разр дного счетчика, в частности дл трех разр дов. Устройство д;1Я контрол работы трехразр дного счетчика 1 содержит элемент 2 задержки, формирователь 3 переднего фронта импульса, элемент ИЛИ 4, элементы ИЗ - И5з, , И7|-И72, И8,И82, элементы 9i-9з задержки, элементы НЕ lOi - НЕ Юз, элемент ИЛИ 11|. Первые входы элементов каждо го разр да соединены с соответствующими пр мыми выходами счетчика 1, а первые входы элементов И6|-Ибз - с соответствующими инверсными выходами счетчика 1 и с входами элементов 9i-9з задержки. Выходы элементов 9i-9з задержки соединены с вторыми входами элементов И6|-Ибз и через соответствующие элементы НЕ lOi - НЕ Юз - с вторыми входами элементов И 5i-И 5з. Третьи входы элементов И 5i- И 52, И 6i-И 6з объединены и подключены к выходу формировател 3 переднего фронта импульса. Инверсные выходы каждого разр да счетчика 1 подключены к соответствующим входам элементов И 5i-И 5з, И 6i- И 6з всех последующих разр дов. Первые входы элементов И 7 -И 72 в каждом разр де , начина с второго, соединены с соответствующими инверсными выходами счетчика 1, а первые входы элементов И 81, И 82...- с соответствующими пр мыми выходами счетчика 1. Вторые входы элементов И 8i, И 82 ... соединены с входами соответствующих элементов НЕ lOi, НЕ Юа ..., выходы которых подключены к вторым входам элементов И 7|, И 72 ... Третьи входы элементов И 7), И 7j, ..., И 8i, И 82 ... объединены и подключены к выходу формировател 3 переднего фронта. Четвертые входы элементов И 7|, И 72 ..., И 8, И 82 ..., начина с третьего разр да, подключены к выходам соответствующих элементов ИЛИ lli ..., входы которых соединены соответственно с пр мыми выходами всех предыдущих разр дов счетчика 1. Четвертые входы элементов И 7|, И 72. ..., И 8, И 82 ... второго разр да подключены к пр мому выходу первого разр да счетчика 1. Выходы всех элементов И 5i, И 52,..., И 6i, И б2..., И 7i, И 72,... И 8i, И 82 ... подключены к соответствующим входам элемента ИЛИ 4. Вход формировател 3 переднего фронта импульса соединен через элемент 2 задержки с входом счетчика . Устройство работает следующим образом. В исходном состо нии счетчик 1 находитс в нулевом состо нии, элементы И 6i, И 62 ... открыты по первым и вторым входам соответственно высокими (разрешающими) потенциалами инверсных выходов счетчика 1 и выходов элементов 9i, 92 ... задержки. Элементы И 5i, И52 ... закрыты низкими (запирающими) потенциалами соответственно пр мых выходов счетчика 1 и выходов элементов НЕ Q, НЕ Ю2 ... Элементы И 7i, И 72 ... открыты по первы.м входам высокими потенциалами инверсных выходов счетчика 1 и закрыты по вторым входам низкими потенцаиалами выходов элементов НЕ Юь НЕ 102 ... Элементы И 8i, И 82 ... закрыты по первым входам низкими потенциалами пр мых выходов счетчика 1 и открыты по вторым .входам высокими потенциалами выходов элементов 9|, 92- ... задержки. Элементы И 5|, И 52..., И 6i, И б2..., И 7. И 7г ..., И 8|, И 82 ... закрыты по третьим входам низким потенциалом выхода формировател 3. Кроме того, элементы И 5i, И 52 ..., И бь И б2 ... открыты по остальным входам высокими потенциалами инверсных выходов предыдущих разр дов счетчика 1, а элементы И 7|, И 7г, ..., И 8i, И 82 ..., начина с третьего разр да, закрыты по четвертым входам низким выходным потенциалом соответствующего элемента ИЛИ lli ... Элементы И 7|, И 72. ... И 8|, И 82 ... второго разр да закрыты по четвертым входам низким потенциалом пр мого выхода первого разр да счетчика 1. Врем задержки т,ад первого элемента 2 задержки выбираетс больще времени переходного процесса в счетчике 1. Врем задержки T«IJ, каждого из элементов 9i, 92 ... задержки выбираетс из услови тзад2 тзад1- т„, где т„ -длительность импульса формировател 3 переднего фронта импульса. С поступлением первого счетного импульса на вход счетчика 1 первый разр д его устанавливаетс в единичное состо ние. При этом элемент И 6i закрываетс по первому входу низким потенциалом инверсного выхода , а элемент И 5i открываетс по первому входу высоким потенциалом пр мого выхода первого разр да. При установке первого разр да счетчика 1 в единичное состо ние на выходе элемента 9i в течение времени тзалз сохран етс высокий потенциал, а на выходе элемента НЕ 10: и, соответственно, на втором входе элемента И 5i - низкий потенциал. Поэтому после поступлени импульса с выхода формировател 3, сформированного по переднему фронту задержанного элементом 2 задержки входного импульса, на третий вход элемента И 5i последний останетс закрытым. С поступлением второго счетного импульса на вход счетчика 1 первый зар д его возвращаетс в нулевое состо ние и устанавливаетс в единичное состо ние второй разр д. При этом закрываетс по первому входу низким потенциалом инверсного выхода второго разр да элемент И 62 и открываетс по первому входу высоким потенциалом пр мого выхода элемент И 52. При установке в нулевое состо ние первого разр да открываетс по первому входу эле.мент И бь После записи в счетчик 1 числа 2 на выходе элемента 9 задержки в течение времени тзадз удерживаетс низкий потенциал, закрывающий по второму входу э-лемент И б|, а на выходе элемента 92 задержки - высокий потенциал, который через элемент НЕ 102 закрывает по второму входу элемент И 52.The invention relates to automation and computing and can be used in systems of automatic monitoring and control. A device for controlling the operation of a counter with potential outputs is known, containing two AND circuits, the inputs of which are connected to different outputs of each counter cell, two pulse dividers two and an OR circuit, the input of the monitored counter being connected to the inputs of the And circuits, the output of one AND circuit to the counting input of one pulse divider by 2 and the setup input of the other pulse divider by 2, the output of the other circuit I is connected to the counting input of the other pulse divider by 2 and the setup input of one pulse d divisor is 2, and outputs two pulse dividers aa 2 are connected to inputs of OR gate i. However, the known device has a low reliability of monitoring failures and meter failures. The closest to n) provided by the technical entity is a device for monitoring the operation of an L -dished counter, containing two. divider to the bottom, two elements AND, element OR, the output of each element AND is connected to the counter by a corresponding divider into two and to the installation input of the other divider into two, the outputs of which are connected to the inputs of the element OR. The device also contains two additional elements OR, the third element AND, the element NOT, two delay elements, and in each counting discharge of the counter there are two additional elements AND, two additional elements NOT and an additional delay element. The inputs of the first additional element AND of each bit are connected to the direct; 1Locks of one and the previous and previous bits of the counter and with the output of the first additional element NOT, the input of which is connected to the direct output of the subsequent bit. The output lepaorc of the additional element AND is connected to one of the inputs of the first additional element OR and to the input of the additional element of delay. The inputs of the second additional element I are connected to the inverse outputs of this and previous bits, to the output of the second additional element NOT, whose input is connected to the inverse output of the next bit, and to the output of the additional delay element. The output of the second additional element I is connected to one of the inputs of the second donorHoio of the OR element, which is connected to the output of the third elo: y: e: pa AND, whose inputs are connected through the first element-delay to the input of the meter, through the second el: delay mites - - with the first output of the first counting bit and through the element: NOT - with the direct output of the first counting bit. The outputs of the additional elements OR are connected to the first inputs of the corresponding elements AND, the second inputs of which are connected to the output of the first delay element 2. However, the known device has an insufficiently high reliability of the control. The change of the even number written in the counter to false odd is not monitored and the change of the odd number written in the counter to false even is partially controlled. The purpose of the invention is to increase the confidence of the control by detecting changes from an even number to a false odd and an odd number to a false even. The goal is achieved by the fact that in a device containing an OR element, a delay element connected to the input of the counter, and in each digit of the counter, is an element NOT, ale; ..; delay delay and two signals AND, the inputs of the first element AND of each bit Yes, they are connected respectively with the direct output of the given and the inverse outputs of the previous}: 11; 3p. and the inputs of the second element AND of each bit are connected, respectively, with the inverse outputs of this and the previous digits, the needle shaper n B is inserted, each digit of the counter, start with Bt ;, the third and fourth bits; And, and starting with the third bit, is an OR element, the first inputs of the third and fourth e; 1ements And are connected respectively to the inverse and direct outputs of this bit, the second input of the third element And and the first additional input of the first element And are connected to the output of the inverter, the input of which is connected to the output of the delay element, to the first additional input of the second element AND to the second input of the fourth element AND, the second additional inputs of the first and second elements 1 and the third inputs of the third and fourth elements AND the fourth inputs of the third and fourth elements AND are connected to the output of the OR element of this bit, whose inputs are connected to the direct outputs of the previous bits, the fourth inputs of the third and fourth elements of the second bit are connected to the direct output the first bit, the first element And of which is connected by the second input to the output of the inverter, whose input is connected to the output of the delay element and to the second input of the second element And, the third inputs of the first and second elements And the first discharge The switches are connected to the output of the driver, which input is connected to the output of the delay element, with STOM, the outputs of the E < S ents And of all bits are connected to the inputs of the ELO: -, ENT OR. The drawing shows a block diagram of a proposed gmogs device for controlling an L-bit counter, in particular for three bits. The device d; 1I control the operation of a three-bit counter 1 contains a delay element 2, a pulse front driver 3, an element OR 4, elements IZ - I5z, I7 | -I72, I8, I82, elements 9i-9z delays, elements NOT IOi - NOT Hughes, Element OR 11 |. The first inputs of elements of each bit are connected to the corresponding direct outputs of counter 1, and the first inputs of elements I6 | -Ibz to the corresponding inverse outputs of counter 1 and to the inputs of elements 9i-9z of the delay. The outputs of the 9i-9z elements of the delay are connected to the second inputs of the I6 | -Ibz elements and through the corresponding elements NOT lOi - NOT Hughes - to the second inputs of the And 5i-I 5z elements. The third inputs of the elements And 5i And 52, And 6i-And 6h combined and connected to the output of the imaging unit 3 of the leading edge of the pulse. The inverse outputs of each bit of counter 1 are connected to the corresponding inputs of elements AND 5i-And 5z, And 6i-And 6z of all subsequent bits. The first inputs of the And 7 –I 72 elements in each bit, starting with the second, are connected to the corresponding inverse outputs of counter 1, and the first inputs of the And 81, And 82 ... elements to the corresponding direct outputs of the counter 1. The second inputs of the And elements 8i, And 82 ... are connected to the inputs of the corresponding elements NOT lOi, NOT Ju ..., the outputs of which are connected to the second inputs of the elements And 7 |, And 72 ... The third inputs of the elements And 7), And 7j, ... , And 8i, And 82 ... are combined and connected to the output of the former 3 front of the front. The fourth inputs of the elements And 7 |, And 72 ..., And 8, And 82 ..., beginning with the third bit, are connected to the outputs of the corresponding elements OR lli ..., whose inputs are connected respectively to the direct outputs of all previous bits The counter inputs 1. The fourth inputs of the elements And 7 |, And 72. ..., And 8, And 82 ... of the second discharge are connected to the direct output of the first discharge of the counter 1. The outputs of all the elements And 5i, And 52 ,. .., And 6i, And b2 ..., And 7i, And 72, ... And 8i, And 82 ... are connected to the corresponding inputs of the element OR 4. The input of the foreman 3 of the leading edge of the pulse is connected through the element 2 of delay to the in counter house. The device works as follows. In the initial state, the counter 1 is in the zero state, the elements And 6i, And 62 ... are open on the first and second inputs, respectively, by the high (enabling) potentials of the inverse outputs of counter 1 and the outputs of elements 9i, 92 ... delay. Elements And 5i, I52 ... are closed by low (locking) potentials, respectively, of the direct outputs of counter 1 and the outputs of elements NOT Q, NOT J2 ... Elements And 7i, And 72 ... are open at the first inputs with high potentials of the inverse outputs of the counter 1 and closed on the second inputs by the low potential of the outputs of the elements NOT YO NOT 102 ... Elements I 8i, And 82 ... are closed on the first inputs by the low potentials of the direct outputs of the counter 1 and open on the second inputs by the high potentials of the outputs of the elements 9 | , 92- ... delays. The elements And 5 |, And 52 ..., And 6i, And b2 ..., And 7. And 7g ..., And 8 |, And 82 ... are closed at the third inputs by the low output potential of the imager 3. In addition , elements And 5i, And 52 ..., And b And B2 ... are open along the remaining inputs with the high potentials of the inverse outputs of the previous bits of counter 1, and the elements And 7 |, And 7g, ..., And 8i, And 82 ..., starting from the third bit, are closed on the fourth inputs by the low output potential of the corresponding element OR lli ... Elements AND 7 |, And 72. ... And 8 |, And 82 ... the second bit are closed on the fourth inputs low potential direct output of the first discharge counts a 1. The delay time t, the hell of the first delay element 2 is chosen longer than the transient time in counter 1. The delay time T "IJ, each of the elements 9i, 92 ... the delay is selected from the condition tzad2 tzad1-t", where t "- the pulse duration of the imager 3 of the leading edge of the pulse. With the arrival of the first counting pulse at the input of the counter 1, the first bit is set to one. In this case, the And 6i element is closed at the first input by the low potential of the inverse output, and the And 5i element is opened at the first input by the high potential of the direct output of the first discharge. When the first discharge of counter 1 is set to one at the output of element 9i, the potential remains high for tzalz, and the output of element 10 is NOT: and, accordingly, at the second input of element 5i, the potential is low. Therefore, after the pulse from the output of the imaging unit 3, formed on the leading edge of the delayed input element delayed by element 2, arrives at the third input element And 5i, the latter will remain closed. With the arrival of the second counting pulse at the input of the counter 1, the first charge returns to the zero state and the second discharge is set to the single state. At the same time, the I 62 element closes on the first input by a low inverse second discharge potential and opens it to the first input the potential of the direct output element And 52. When set to the zero state of the first discharge, the element opens at the first input. After the number 1 is written in the counter 1, the output of the delay element 9 holds the bottom for tzadz cue potential, which closes the And / b element at the second input, and at the output of the delay element 92, a high potential, which, through the element HE 102, closes And 52 at the second input.

Поэтому при по влении на выходе формировател 3 второго импульса элементы И бь И 52 остаютс закрытыми.Therefore, when a second impulse appears at the output of the former 3, the elements of And And 52 remain closed.

При отсутствии нарушений в работе счетчика 1 с поступлением на его вход последующих счетных импуьсов схемы контрол в каждом разр де будут работать аналогичным образом и сигналы на выходах элементов И 5, 6 и, соответственно, на выходе элемента ИЛИ 4 будет отсутствовать.In the absence of violations in the operation of counter 1 with the arrival at its input of the next counting impulses, the control circuits in each section will work in the same way and the signals at the outputs of the AND 5, 6 elements and, accordingly, at the output of the OR 4 element will be absent.

Рассмотрим работу устройства при неисправности или сбое, например, в третьем разр де счетчика, когда с приходом на его вход четвертого счетного импульса третий разр д не переключаетс в единичное состо ние . Тогда элемент И 6з, открытый по первому входу высоким потенциалом инверсного выхода третьего разр да, по второму входу - высоким потенциалом элемента 9з и по четвертому и п тому входам - высокими потенциалами инверсных выходов первого и второго разр дов, откроетс с поступлением на его третий вход четвертого импульса с выхода формировател 3. При этом выходной сигнал элемента И 6з пройдет через элемент ИЛИ 4 на выход устройства, сигнализиру о нарушении в работе счетчика 1. Если третий разр д счетчика с приходом, например, восьмого счетного импульса в результате неисправности или сбо не переключитс в нулевое состоение, то выходной импульс формировател 3 откроет элемент И 5з, выходной сигнал которого пройдет на выход устройства, сигнализиру о нарушении работы счетчика 1.Consider the operation of the device in the event of a malfunction or failure, for example, in the third discharge of the counter, when, with the arrival of the fourth counting pulse at its input, the third discharge does not switch to a single state. Then the element I 6z, opened at the first input by the high potential of the inverse output of the third discharge, by the second input - by the high potential of the element 9z, and by the fourth and fifth inputs - by the high potentials of the inverse outputs of the first and second discharge, opens with its third input. the fourth pulse from the output of the imager 3. At the same time, the output signal of the element And 6z passes through the element OR 4 to the output of the device, signaling a malfunction of the counter 1. If the third discharge of the counter with the arrival of, for example, the eighth counter pulse due to a fault or not SRB sostoenie is switched to zero, the output pulse shaper element 3 opens and 5h, which output signal will pass to the devices output signals of the malfunction counter 1.

Таким образом, элементы И 5i, И 62 ..., И 6i, И б2 ... контролируют переключение триггера данного разр да счетчика в противоположное состо ние при поступлении на его вход импульса переноса с выхода предыдущего разр да (состо ние триггеров всех предыдущих разр дов нулевое). В случае непереключени триггера данного разр да в противоположное состо ние с приходом на его вход импульса переноса выходной импульс формировател 3 открывает соответствующий элемент И 5i, И 62 или И 6i, И б2 ..., при этом выходной сигнал элемента И 5i, И 52, ... или И 6i, И 62 ... проходит через элемент ИЛИ 4 на выход устройства, сигнализиру о нарушении нормальной работы счетчика 1.Thus, the elements And 5i, And 62 ..., And 6i, And B2 ... control the switching of the trigger of a given bit of the counter to the opposite state when a transfer pulse arrives at its input from the output of the previous bit (the state of all previous bit zero). In the case of the non-switching of the trigger of this bit to the opposite state with the arrival of a transfer pulse at its input, the output pulse of the imaging unit 3 opens the corresponding element And 5i, And 62 or And 6i, And b2 ..., and the output signal of the element And 5i, And 52 , ... or And 6i, And 62 ... passes through the element OR 4 to the output of the device, signaling that the normal operation of the counter 1 is violated.

Элементы И 7,, И72 ..., И 8,, И 82 ... контролируют непереключение триггера данного разр да счетчика в противоположное состо ние, когда хот бы один предыдущий разр д находитс в единичном состо нии, т. е импульсы на выходах элементов И 7ь И 72.... или И 8i, И 82 ... по вл ютс в случае ложного переключени разр дов счетчика 1.The elements AND 7 ,, И72 ..., And 8, AND 82 ... control the non-switching of the trigger of the given counter counter to the opposite state, when at least one previous bit is in the single state, i.e. the pulses at the outputs And 7i elements And 72 .... Or And 8i, And 82 ... appear in case of a false switching of the bits of the counter 1.

Рассмотрим дл примера ложное переключение , например, третьего разр да счетчика 1. Допустим, с поступлением на вход счетчика 1 второго счетного импульса в ре-, зультате сбо третий разр д переключитс в единичное состо ние. При этом на первом входе элемента И 82 по витс высокий потенциал , на втором входе в течение времени также будет сохран тьс высокий потенциал (с выхода элемента 9з задержки). На четвертом входе будет высокий потенциал , поступающий с пр мого выхода второго разр да счетчика через элемент ИЛИ lli. Поэтому при по влении импульса на выходе формировател 3 элемент И 82 откроетс и его выходной импульс поступит через элемент ИЛИ 4 на выход устройства, сигнализиру о нарушении нормальной работы счетчика. Если с поступлением на вход счетчика , например, п того счетного импульса Б результате сбо третий разр д переключитс в нулевое сост ние, то на первом входе элемента И 72 по витс высокий потенциал, на втором его входе высокий потенциал будет сохран тьс в течение времени тзад2 (с выхода элемента НЕ Юз), на четвертый вход будет подаватьс высокий потенциал через элемент ИЛИ 11| с пр мого выхода первого разр да счетчика. Поэтому п тый выходной импульс формировател 3 откроет элемент И 72, выходной импульс которого будет сигнализировать о нарушении нормальной работы счетчика.Consider, for example, a false switch, for example, the third bit of counter 1. Suppose that when a second counting pulse arrives at the input of counter 1, the third bit will switch to the one state. At the same time, a high potential at the first input of the element 82 comes through a wits, and a high potential will also remain at the second entrance (from the output of the delay element 9h). At the fourth input there will be a high potential coming from the direct output of the second discharge of the counter through the element OR lli. Therefore, when a pulse appears at the output of the imaging unit 3, the AND 82 element will open and its output impulse will go through the OR4 element to the output of the device, signaling the disruption of the normal operation of the counter. If, with the arrival of a counter at the input, for example, the fifth counting pulse B, the result of the third discharge is switched to zero, a high potential appears at the first input of the I 72 element, the second potential will remain high at the second input for tzad2 (from the output of the element NO SWAT), high potential will be supplied to the fourth input through the element OR 11 | from the direct output of the first bit of the counter. Therefore, the fifth output impulse of the imaging unit 3 will open the element AND 72, the output impulse of which will signal the violation of the normal operation of the counter.

Конструктивные особенности предлагаемого устройства по сравнению с базовым объектом, в качестве которого выбран прототип , позвол ют повысить достоверность контрол счетчика импульсов. Сбои, которые могут возникать в счетчике во врем переключений его разр дов при поступлении на его счетный вход информационных импульсов , могут приводить к одному из четырех возможных вариантов ошибок в работе счетчика: четное число измен етс на другое четное (ложное) число, нечетное число измен етс на другое нечетное (ложное) число, нечетное число измен етс на ложное четное число, четное число измен етс на ложное нечетное число.The design features of the proposed device as compared with the base object, for which the prototype is chosen, make it possible to increase the reliability of the control of the pulse counter. Failures that may occur in the counter during the switching of its bits when information pulses arrive at its counting input can lead to one of four possible errors in the counter operation: an even number changes to another even (false) number, an odd number changes to another odd (false) number, to an odd number to a false even number, to an even number to a false odd number.

Базовое устройство позвол ет полностью контролировать только два первых варианта ошибок, возникающих при сбо х счетчика. Ошибки третьего варианта, когда в результате сбо нечетное число измен етс на ложное четное число, контролируютс частично.The basic device allows you to fully control only the first two variants of errors that occur when the counter fails. Errors of the third variant, when, as a result, an odd number is changed to a false even number, is partially controlled.

Предложенное устройство позвол ет контролировать все четыре варианта ошибок, возможных при работе счетчика и, следовательно , обеспечивает более высокую достоверность контрол работы счетчика.The proposed device makes it possible to control all four variants of errors possible during the operation of the counter and, therefore, provides a higher reliability of control of the operation of the counter.

Claims

DEVICE FOR MONITORING THE OPERATION OF A-DISCHARGE COUNTER, containing an OR element, a delay element connected to the input of the counter, and in each bit of the counter - an element NOT, a delay element and two AND elements, and the inputs of the first AND element of each discharge are connected respectively to the direct output of this and inverse outputs of the previous bits, and the inputs of the second element And of each category are connected respectively with the inverse outputs of this and previous bits, characterized in that, in order to increase the reliability of control by detecting sensing changes in an even number to false odd and odd to false even, a pulse shaper is introduced into it and in each digit of the counter, starting from the second digit, the third and fourth elements And, and starting from the third digit, an OR element, with the first inputs of the third and the fourth element And are connected respectively to the inverse and direct outputs of this discharge, the second input of the third element And and the first additional input of the first element And are connected to the output of the inverter, the input of which is connected to the output of the delay element, to the first additional input of the second element And to the second input of the fourth element And, the second additional inputs of the first and second elements And and the third inputs of the third and fourth elements And are connected to the output of the pulse shaper, the fourth inputs of the third and fourth elements And are connected to the output of the OR element of this category the inputs of which are connected to the direct p outputs of the previous bits, the fourth $ 2 inputs of the third and fourth elements of the second category are connected to the direct output of the first category, the first element of the second input is connected to the output of the inverter, the input of which is connected to the output of the delay element and to the second input of the second element And, the third inputs of the first and second elements And of the first discharge are connected to the output of the pulse shaper, the input of which is connected to the output of the delay element, while the outputs of the elements And all bits are connected to the inputs of the OR element.

SU., „1167727