SU1166331A1

SU1166331A1 - Устройство формировани синхронизирующих последовательностей

Info

Publication number: SU1166331A1
Application number: SU823509926A
Authority: SU
Inventors: Анатолий Александрович Гаришин; Вячеслав Артемович Шишлов
Original assignee: Предприятие П/Я А-3759
Priority date: 1982-11-03
Filing date: 1982-11-03
Publication date: 1985-07-07

Abstract

УСТРОЙСТВО ФОРМИРОВАНИЯ СИНХРОНИЗИРУЮЩИХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ , содержащее блок фазовой автоподстройки частоты, вход которого объединен с первым входом блока управлени делителем частоты и вл етс входом устройства, а выход блока фазовой автоподстройки частоты подключен к счетному входу делител частоты, выполненного в виде п последовательно соединенных триггеров, отличающеес тем, что, с целью сокращени времени фазировани синхронизирующих последовательностей, блок управлени делителем частоты выполнен в виде инвертора и п элементов фазировани , каждый из которых состоит из объединенных по входу D-триггера и блока задержки , выходы которых подключены к соответствующим входам элемента И-НЕ, причем счетный вход делител частоты объединен с входом элемента НЕ, выход которого подключен к входу первого элемента фазировани , единичный вход D-триггера которого вл етс первым входом блока управлени делителем частоты, выход каждого элемента фазировани подключен к входу установки «1 соответствующего триггера делител частоты, нулевой выход с S которого подключен к входу последующего элемента фазировани , кроме того, в каж (Л дом элементе фазировани , кроме первого, нулевой выход D-триггера объединен с с единичным входом.

Description

О) Од 00

Изобретение относитс к дискретным устройствам обработки информации и системам синхронизации и предназначено дл формировани импульсных последовательностей , синхронных с внешним сигналом.

Цель изобретени - сокращение времени фазировани синхронизирующих последовательностей .

На фиг. 1 представлена структурна электрическа схема устройства формировани синхронизирующих последовательностей; на фиг. 2 - временные диаграммы, по сн ющие его работу.

Устройство формировани синхронизирующих последовательностей содержит блок 1 фазовой автоподстройкй частоты (ФАПЧ), состо щий из фазового дискриминатора 2, управл емого генератора 3, элементов И 4 и 5, реверсивного счетчика 6, преобразовател 7 код - аналог и элементов И-НЕ 8 и 9, делитель 10 частоты и блок 11 управлени делителем частоты, состо щий из инвертора 12 и п элементов фазировани 13i - 13и, каждый из которых содержит D-триггер 14, элемент И-НЕ 15 и блок 16 задержки, а делитель 10 частоты состоит из последовательно соединенных триггеров 7i -17 Устройство формировани синхронизирующих последовательностей работает следующим образом.

На вход фазового дискриминатора 2 с входа устройства поступают принимаемые посылки (фиг. 2а). На другой вход..фазового дискриминатора 2 поступает последовательность импульсов с управл емого генератора 3 (фиг. 26). В зависимости от знака рассогласовани по фазе (отставание или опережение) формируетс сигнал на одном или другом выходе фазового дискриминатора 2, при этом реверсивный счетчик производит счет или в направлении сложени или в направлении вычитани . Кодовый п-разр дный сигнал с выходов реверсивного счетчика 6 преобразуетс с помощью преобразовател 7 код - аналог в аналоговый сигнал, который управл ет частотой управл емого генератора 3,

при этом обеспечиваетс подстройка частоты управл емого генератора 3 таким образом , что ощибка фазового рассогласовани между сигналами посылок и импульсами управл емого генератора 3 уменьщаетс до нул . Последовательность импульсов с выхода управл емого генератора 3 (фиг. 26) поступает на счетный вход триггера 17 делител 10 частоты и на второй вход блока 11 управлени делителем частоты, на первый вход которого поступают сигналы с входа устройства (фиг. 2а). Сигналы с второго входа блока 11 управлени делителем частоты через инвертор 12 поступают на вход блока 16 задержки и на вход синхронизации D-триггера 14 первого элемента фазировани 13i. с выходов которых через элемент И-НЕ 15. (фиг. 2в) импульсы поступают на вход установки в единичное состо ние триггера 17 делител 10 частоты . С нулевого выхода триггера 17 последовательность импульсов (фиг. 2г) поступает на входы блока 16 задержки и D-триггера 14 второго элемента фазировани 13г, с выходов которых через элемент И-НЕ 15 (фиг. 2д) импульсы

5 поступают на вход установки в единичное состо ние триггера 17 делител 10 частоты (фиг. 2е).

Аналогичным образом осуществл етс фазирование других триггеров 17 делител 10 частоты. При отсутствии сигналов на

0 входе устройства, когда блок ФАПЧ 1 находитс в асинхронном режиме, блок 11 управлени делителем частоты, обеспечивает фазирование триггеров 17. - 17j делител 10 частоты по сигналам управл емого генератора 3.

Таким образом, независимо от режима, в котором находитс блок ФАПЧ 1, блок 11 управлени делителем частоты осуществл ет автоматическую коррекцию фазы делител 10 частоты, что позвол ет уменьщить врем вхождени в синхронизм и обеспечить возможность получени частот, синфазных и кратных частоте управл емого генератора 3 блока ФАПЧ 1.

Claims

УСТРОЙСТВО ФОРМИРОВАНИЯ СИНХРОНИЗИРУЮЩИХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее блок фазовой автоподстройки частоты, вход которого объединен с первым входом блока управления делителем частоты и является входом устройства, а выход блока фазовой автоподстройки частоты подключен к счетному входу делителя частоты, выполненного в виде η последовательно соединенных триггеров, отличающееся тем, что, с целью сокращения времени фазирования синхронизирующих последовательностей, блок управления делителем частоты выполнен в виде инвертора и η элементов фазирования, каждый из которых состоит из объединенных по входу D-триггера и блока задержки, выходы которых подключены к соответствующим входам элемента И—НЕ, причем счетный вход делителя частоты объединен с входом элемента НЕ, выход которого подключен к входу первого элемента фазирования, единичный вход D-триггера которого является первым входом блока управления делителем частоты, выход каждого элемента фазирования подключен к входу установки «1» соответствующего триггера делителя частоты, нулевой выход которого подключен к входу последующего элемента фазирования, кроме того, в каждом элементе фазирования, кроме первого, нулевой выход D-триггера объединен с единичным входом.

Од Од СО со