SU1166112A1

SU1166112A1 - Multichannel priority device

Info

Publication number: SU1166112A1
Application number: SU833621062A
Authority: SU
Inventors: Александр Алексеевич Опришко; Валерий Авенирович Бедчер; Владимир Михайлович Белей
Original assignee: Грозненское Научно-Производственное Объединение "Промавтоматика"
Priority date: 1983-07-14
Filing date: 1983-07-14
Publication date: 1985-07-07

Abstract

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА, содержащее в каждом канале три элемента И, триггер, элемент задержки, элемент НЕ, причем каждый /-Й запросный вход устройства (t 1, ...,п , где h - число запросов) соединен с первым входом первого . . элемента Иi-го канала, второй вход первого элемента И каждого канала соединен с выходом элемента задержки своего канала, единичный выход триггера канала соединен с входом элемента НЕ своего канала, выходы элемен- . тов НЕ каналов соединены с выходом запрета устройства, выход второго элемента И каждого канала вл етс соответствующим сигнальным выходом устройства, выход первого элемента И соединен с единичным входом триггера своего канала, отличающеес тем, что, с целью поввшени надежности за счет исключени возможности по влени ложных сигналов на выходе устройства и повышени его быстродействи , оно содержит в каждом канале группу элементов ИНЕ , группу элементов сложени по модулю , два, причем в каждом канале стробирующий вход устройства соедиг / % нен с первыми входами всех элементов И-НЕ группы и с первым входом третьего элемента И, каждый i -и вход 4-й группы кодовых входов устройства соединен с вторым входом i -го элемента И-НЕ группы i -го канала и с первым входом 1-го элемента ело жени по модулю два группы i -го канала , выходы 1-х элементов И-НЕ группы каналов объединены по схеме ИЛИНЕ , соединены с i -м информационным выходом устройства и с вторым входом J -го элемента сложени по модулю два, каждый 1-й запросный вход устройства соединен с третьими входами элементов И-НЕ группы i -го канала, с вторым входом третьего элемента И (Л и с асинхронным нулевым входом триг- гера 1 -го канала, выход каждо.го i -го элемента сложени по модулю два (i n, ..., 2) соединен с соответствующим входом (i-l)-ro и следующих элементов И-НЕ группы и с соответствующим входом третьего элемента И а своего канала, выход третьего элемена та И соединен с первым входом второго элемента И своего канала, с синхронизируемым нулевым входом триггера своего канала, выход запрета устройства соединен с третьим входом первого элемента И каждого канала, единичный выход триггера канала соединен с входом элемента задержки, с соответствующим входом третьего элемента И, с соответствующими входами элементов И-НЕ группы своего канала, выход элемента задержки соединен с синхронизирующим входом триггера своего канала, и с вторым входом второго элемента И своего канала, выход первого элемента сложени по модулюMULTICHANNEL PRIORITY DEVICE, containing in each channel three elements AND, trigger, delay element, element NOT, with each / -Y device request input (t 1, ..., n, where h is the number of requests) connected to the first input of the first one. . element II channel, the second input of the first element And each channel is connected to the output of the delay element of its channel, a single output of the channel trigger is connected to the input of the element NOT its channel, the outputs are element. These channels are NOT connected to the device inhibit output, the output of the second element AND of each channel is the corresponding signal output of the device, the output of the first element I is connected to the single input of the trigger of its channel, characterized in that, in order to increase reliability by eliminating the possibility of spurious occurrences signals at the output of the device and increasing its speed, it contains in each channel a group of INE elements, a group of elements modulo two, and in each channel a strobe input device va connect /% is not with the first inputs of all elements of the IS-NOT group and with the first input of the third element AND, each i -and input of the 4th group of code inputs of the device is connected to the second input of the i -th element of the IS-NOT group of the i-th channel and with the first input of the 1st element modulo two groups of the i -th channel, the outputs of the 1st elements of the IS-NOT channel groups are combined according to the ILINE scheme, connected to the i-th information output of the device and with the second input of the Jth element addition modulo two, each 1st request input device is connected to the third inputs of the elements AND NOT groups of the i-th channel, with the second input of the third element I (L and with the asynchronous zero input of the trigger of the 1st channel, the output of the i-th addition element modulo two (in, ..., 2) is connected to the corresponding input (il) -ro and the following elements of the IS-NOT group and with the corresponding input of the third element AND of its channel, the output of the third element AND connected to the first input of the second element AND of its channel, with the synchronized zero input of the trigger of its channel, the prohibition output device is connected to the third input of the first element And each channel ala, single output channel trigger is connected to the input of the delay element, with the corresponding input of the third element AND, with the corresponding inputs of the elements of the IS-NOT group of its channel, the output of the delay element is connected to the synchronization input of the trigger of its channel, and the second input of the second element AND its channel , output of the first element of addition modulo

Description

два группы в каждом канале соединен с соответствующим вхоэлемента И своегоtwo groups in each channel is connected to the corresponding input element AND its

дам третьего капала.I will give the third drip.

Изобретение относитс к вычислительной технике и предназначено как дл взаимного исключени доступа нескольких процессоров к общему ресурсу , так и дл выбора одного из запросов прерывани процессора, выра батьшаемых переферийными устройствами . Целью изобретени вл етс повышение надежности устройства за счет исключени возможности по влени ложных сигналов на выходе устройства и повышение его быстродействи . Приоритетный код канала - двоичны нормальный код, причем приоритет возрастает с увеличением неотрицательного целого представл емого кодо числа. Задержка, выполн ема элементом задержки, должна быть не менее суммы максимальных времен задержки распространени в элементе НЕ, по ш не захвата, в триггере, в элементе НЕ, по кодовым входам, в элементе сложени по модулю два и в первом элементе И. На чертеже показана структурна схема предлагаемого устройства. Устройство содержит информационные выходы 1 устройства, выход 2 запрета устройства, каналы 3, а в ка дом канале - стробирующий вход ,4, кодовые входа 5 устройства, запросный вход 6 устройства, сигнальный выход 7 устройства, элементы 8 сложени по модулю два, элементы ИНЕ 9, элемент И 10, элемент И 11, триггер 12, элемент 13 задержки, элемент НЕ 14, элемент И 15. Процес , соры или периферийные устройства мо гут быть соединены с каналами посред ством запросного входа, сигнального выхода, во втором случае процессор, (или процессоры) подключаютс к выхо дам 1 дл получени кода периферийно го устройства и к шине 2 (через элемент задержки) дл получени sanpdca прерывани . Приоритетный код в каждом канале может быть посто нным или переменным, но в любой момент времени коды любых двух каналов не должны совпадать. Стробирующий вход 4 может быть использован дл маскировани каналов. Устройство работает следующим образом. В исходном состо нии на всех выходах 1 и шине 2 - высокий потенциал, триггеры 12 всех каналов 3 сброшены, на входах 6 и выходах 7 высокий потенциал . Это состо ние сохран етс до по влени запроса, т.е. высокого потенциала на стробирующем 4 и запросном входе 6 хоть в одном канале. I При по влении в канале запроса открываетс элемент И 11 и снимаетс запрет на переход триггера 12 в единичное состо ние. В каждом канале, получившем запрос при высоком потенциале на шине 2, единичный сигнал с выхода элемента И 11 устанавливает триггер 12 в единичное состо ние, а единичный сигнал с выхода этого триггера открывает элементы И-НЕ 9 дл участи в соревновании через элемент НЕ 14 устанавливает низкий потенциал на шине 2, что преп тствует прочим каналам пр.ин ть участие в соревновании . Соревнованием вл етс переходный процесс, в ходе которого каждый канал подает на выход 1 инверсный сигнал со входа 5, если инверсное содержимое выходов 1 равно значени м кодовых разр дов. Если при-этом хоть один канал подает на выход 1 низкий потенциал, то он и устанавливаетс на выходе 1, иначе на этом выходе будет высокий потенциал. При этом каналы , имеющие на входе 5 низкий потенциал , проигрывают соревнование, если выход 1 содержит низкий потенциал. Канал, выигравший соревнование, имеет высокий потенциал на выходах всех своих элементов сложени по модулюThe invention relates to computing and is intended both for the mutual exclusion of access of several processors to a common resource, and for the selection of one of the interrupt requests of the processor generated by peripheral devices. The aim of the invention is to increase the reliability of the device by eliminating the possibility of the appearance of spurious signals at the output of the device and improving its speed. The channel priority code is a binary normal code, and the priority increases with an increase in the non-negative integer of the code number being represented. The delay performed by the delay element must not be less than the sum of the maximum propagation delay times in the element NOT in terms of capture, in the trigger, in the element NOT in code inputs, in the addition element modulo two and in the first element I. In the drawing The block diagram of the proposed device is shown. The device contains information outputs 1 of the device, output 2 of the prohibition of the device, channels 3, and in each channel there is a gate input, 4, device code inputs 5, device request input 6, device signal output 7, modulation elements 8 two, IEE elements 9, element 10, element 11, trigger 12, delay element 13, element 14, element 15. Process, litters or peripheral devices can be connected to the channels via a request input, a signal output, in the second case a processor (or processors) are connected to the output of ladies 1 for producing a peripherally of and device code to the bus 2 (via a delay element) for producing sanpdca interruption. The priority code in each channel can be constant or variable, but at any time the codes of any two channels should not be the same. Gate input 4 can be used to mask channels. The device works as follows. In the initial state, all outputs 1 and bus 2 have a high potential, triggers 12 of all channels 3 are reset, and inputs 6 and outputs 7 have a high potential. This state is maintained until the request is received, i.e. high potential at gate 4 and request input 6 at least in one channel. I When a request appears in the channel, the element 11 is opened and the prohibition of the transition of trigger 12 to the one state is lifted. In each channel that received a request at high potential on bus 2, a single signal from the output of the element 11 11 sets the trigger 12 to one, and a single signal from the output of this trigger opens the element AND NOT 9 to participate in the competition through the element 14 sets low bus potential 2, which prevents other channels from taking part in the competition. A competition is a transient, during which each channel outputs 1 inverse signal from input 5, if the inverse content of outputs 1 is equal to the values of code bits. If at least one channel supplies a low potential to output 1, then it is installed at output 1, otherwise there will be a high potential at this output. In this case, channels having a low potential at the input 5 lose the competition if output 1 contains a low potential. The channel that won the competition has a high potential at the outputs of all its elements.

Claims

A MULTI-CHANNEL PRIORITY DEVICE containing in each channel three AND elements, a trigger, a delay element, an NOT element, and each f 'th request input of the device (ί = 1, ..., n, where h is the number of requests) is connected to the first the entrance of the first. element of the ΐ-th channel, the second input of the first element AND of each channel is connected to the output of the delay element of its channel, a single output of the channel trigger is connected to the input of the element NOT of its channel, the outputs of the element. These channels are NOT connected to the device inhibit output, the output of the second AND element of each channel is the corresponding signal output of the device, the output of the first AND element is connected to a single trigger input of its channel, characterized in that, in order to increase reliability by eliminating the possibility of false signals at the output of the device and increase its speed, it contains in each channel a group of INE elements, a group of addition elements modulo two, and in each channel the gate input of the device is connected Nen to the first inputs of the AND-NOT groups and the first input of t

of the third element And, every 1st input of the i-th group of code inputs of the device is connected to the second 'input of the ί-th element of the NAND NOT group of the ί-th channel and with the first input of the 1st element of addition modulo two groups of the ith channel , the outputs of the ι-x elements of the NAND group of channels are combined according to the ILINE scheme, connected to the ί -th information output of the device and to the second input of the 1st element of addition modulo two, each i-th request input of the device is connected to the third inputs of AND elements - NOT groups of the 1st channel, with the second input of the third element AND AND with asynchronous zero input th trigger of the jth channel, the output of each ίth addition element modulo two (ι = η, ..., 2) is connected to the corresponding input (il) -ro and the following elements of the NAND group and to the corresponding input of the third element And its channel, the output of the third element And is connected to the first input of the second element And of its channel, with a synchronized zero input of the trigger of its channel, the inhibit output of the device is connected to the third input of the first element And of each channel, a single output of the channel trigger is connected to the input of the delay element, with relevant input m of the third AND element, with the corresponding inputs of AND-NOT elements of its channel group, the output of the delay element is connected to the synchronizing input of the trigger of its channel, and with the second input of the second AND element of its channel, the output of the first addition element modulo SU ... 1166112 two group is connected to in each channel the corresponding input of the third element AND of its channel.