SU1156086A1 - Устройство дл обработки данных - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ, содержащее блок переключате лей, N блоков оперативной пам ти и М процессоров, каждый из которых вк чает операционный блок, генератор синхроимпульсов, регистр адреса мик рокоманды, регистр микрокоманды, дешифратор микрокоманды, блок пам ти микропрограмм и регистр адреса, синхровход, информационный вход и выход которого соединены соответственно с выходом дешифратора микроко манды и первым информационным выход операционного блока того же процессора и адресными входами блоков опе ративной пам ти, входы разрешени  о ращени  которых подключены к соответствующим выходам блока переключа телей, выход команды, второй информ ционный выход, информационный вход вход кода операции операционного блока каждого процессора соединены соответственно с первым информацион ным входом регистра адреса микрокоманды того же процессора, информаци онными входами и информационными вы ходами блоков оперативной пам ти и выходом дешифратора микрокоманды того же процессора, выход регистра адреса микрокоманды каждого процессора подключен , к первому адресному входу блока пам ти микропрограмм того же процессора, вход, первый и второй выходы регистра микрокоманды каждого процессора соединены соответственно с выходом блока пам ти микропрограмм , входом дешифратора микрокоманды и вторым информационным входом регистра адреса микрокоманды того же процессора, а вход генератора синхроимпульсов каждого процессора подключен к синхровходу устройства, отличающеес  тем, что, с целью уменьшени  объема оборудовани , оно содержит блок общей пам ти микропрограмм, а в каждый процессор дополнительно введены счетчик адреса, схема сравнени  и регистр адреса об-, щей пам ти микропрограмм, синхровход , .информационный вход и выход которого соединены соответственно с выходом генератора синхроимпульсов и выходом команды операционного блока того же процессора и адресным входом блока общей пам ти микропрограмм , выход которого подключен к входам разрешени  обращени  блоков пам ти микропрограмм всех процессо-г ров, вход и выход счетчика адреса каждого процессора соединены соответственно с выходом генератора синхроимпульсов и вторым адресным входом блока пам ти микропрограмм того же процессора, а первый и второй входы и выход схемы сравнени  калщого процессора подключены соответственно к выходу регистра адреса

Description

от 11

от т

К7

Фиг.

от 13

KW

Фаг.If

от 11

33.1

U

r

J9.2

У М

/N

urn 33 от 6

Фиг.5

N° Процессора Редактор Л. Алексеенко Техред Т.Фанта Корректор М. Демчик

Заказ 3148/47 Тираж 710Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Филиал ППП Патент, г, Ужгород, ул. Проектна , 4

Составитель Г. Виталиев

Date : 03/01/2001

Number of pages : 6

Previous document : SU 1156086A

Next document : SU 1156088A

союз СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

SU,,.. 1156087 А

(19)

4(51) G 06 F 15/16

ГОСУДАРСТВЕНКЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

(21)3466791/24-24

(22)07.07.82

(46) 15.05.85. Бюл. № 18

(72) И.Я. Денищенко,, Е.М. Ерзаков

и В.И, Головин

(53) 681.32(088.8)

(56) Малые ЭВМ и их применение.

М., Статистика, 1980, с. 77-95.

Патент США № 3.921.149, кл. G 06 F 15/16, опублик. 1975.

(54)(57) 1. УСТРОЙСТВО ОБРАБОТКИ ДИСКРЕТНОЙ ИНФОРМАЦИИ, содержащее.три процессора и N мажоритарных элементов , отличающеес  тем, что, с целью повышени  надежности св зи с абонентом, оно содержит четыре магистральных усилител , элемент НЕ, блок контрол  и блок синхронизации , причем информационные вхо ды - выходы четырех магистральных усилителей подключены соответственно к информационным входам-выходам трех процессоров и устройства,информационные входы первого, второго и третьего магистральных: усилителей подключены к выходу четвертого магистрального усилител , а i -е разр ды информационных выходов J-го магистрального усилител  (, j- разр дность информации, ) подключены к j-м входам i-го мажоритарного элемента , выходы N мажоритарных элементов объединены и подключены к информационному входу четвертого магистрального усилител , группы управл ющих выходов трех процессоров подключены соответственно к трем группам входом блока синхронизации , группа выходов которого

подключена к группе управл ющих выходов устройства, первьш выход блока синхронизации подключен к первому управл ющему входу четвертого магистрального усилител , второй управл ющий вход которого соединен с вторым выходом блока синхронизатщи, с выходом элемента НЕ и с первыми управл ющими входами первого, второго и третьего магистральных усилителей , вторые управл ющие входы которых подключены к выходу элемента НЕ, информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно к первому, второму и третьему входам блока контрол , первый, второй, тре (Л тий выходы которого подключены соотс ветственно к входам количества сбоев трех процессоров, четвертый выход блока контрол  подключен к первому входу блока синхронизации, второй вход которого соединен с входом конца обмена устройства, при чем блок контрол  содержит группу

дешифраторов, три элемента ИЛИ, элемент НЕ, три счетчика и мажоритарный элемент, при этом i -и :

ч разр д J -го входа блока контрол  подключен к j-му входу -го дешифратора группы, J-е выходы дешифраторов группы объединены и подключены к входам j-ro элемента ИЛИ, выход которого подключен к j-му входу мажоритарного элемента и к счетному входу счетчика, выход которого подключей к j-му выходу блока контрол , выход мажоритарного элемента через

элемент НЕ подключен к четвертому вы ходу блока контрол .

1156087