SU1142862A1

SU1142862A1 - Read-only memory with error detection and error correction

Info

Publication number: SU1142862A1
Application number: SU833584274A
Authority: SU
Inventors: Елизар Ильич Николаев; Валерьян Павлович Раев; Ефим Зиньделевич Храпко
Original assignee: Предприятие П/Я А-1586
Priority date: 1983-04-25
Filing date: 1983-04-25
Publication date: 1985-02-28

Abstract

ПОСТОЯННОЕ ЗАПОМИНАОДЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК, содержащее основные |блоки посто нной пам ти, дополнительные блоки посто нной пам ти, блок декодировани , входы первой группы которого соединены с входами основных и дополнительных блоков посто нной пам ти и вл ютс одними входами устройства, выходы блока декодировани вл ютс выходами устройства, отличающеес тем, что, с целью повышени надежности устройства , в него введены элементы И, элементы ИЛИ и дешифратор, входы которого вл ютс другими входами устройства и соединены с входами второй группы блока декодировани , выходы блоков посто нной пам ти соединены с первыми входами элементов И, вторые входы которых подключены к выходам дешифратора, выходы элементов И соединены с входами элементов ИЛИ, причем выходы элементов ИЛИ основных блоков посто нной пам ти соединены с входами третьей группы (Л блока декодировани , входы четвертой группы которого подключены к выходам элементов ИЛИ дополнительных блоков посто нной пам ти.PERMANENT REMEMBERING DEVICE WITH DETECTING AND FIXING ERRORS, containing basic fixed memory blocks, additional fixed memory blocks, a decoding unit, the inputs of the first group of which are connected to the inputs of the main and additional blocks of the fixed memory and are the same inputs of the device the outputs of the decoding unit are the outputs of the device, characterized in that, in order to increase the reliability of the device, AND elements, OR elements and a decoder are entered into it, the inputs of which are other inputs devices and connected to the inputs of the second group of the decoding unit; outputs of the blocks of the permanent memory are connected to the first inputs of the AND elements, the second inputs of which are connected to the outputs of the decoder, the outputs of the AND elements are connected to the inputs of the OR elements, and the outputs of the OR elements of the main blocks of the fixed memory connected to the inputs of the third group (L decoding unit, the inputs of the fourth group of which are connected to the outputs of the elements OR additional blocks of the permanent memory.

Description

Изобретение относитс к цифровой вычислительной технике и может быть использЬвано в устройствах посто нной пам ти на полупроводниковых микросхемах . Известны цифровые устройства с контролем, использующие корректирующие коды, содержащие основные блоки пам ти, дополнительные блоки пам ти и декодирующее устройство И Недостатком данных устройств вл етс отсутствие возможности коррек ции ошибок высокой кратности. Наиболее близким к предлагаемому вл етс запоминающее устройство (ЗУ с обнаружением и исправлением ошибок содержащее основные блоки посто нной пам ти, дополнительные блоки посто н ной пам ти, блок декодировани , выходы которого вл ютс выходами устройства , а входы соединены с входами и выходами блоков пам ти и вл ютс входами устройства 21. Недостаток указанного устройства состоит в том, что она способно корректировать ошибки только низкой кратности (исправл ть одиночные и обнаруживать двухкратные ошибки). Таким образом, область П15именени З распростран етс только на устройст ва пам тиJ веро тность по влени многократных ошибок в которых несоизмеримо мала по сравнению с ошибками однократньи4и. Цель изобретени - поввш ение надежности устройства за счет перевод многократных ошибок в класс однократных . Поставленна цель достигаетс тем, что в посто нное запоминающее устройство с обнаружением и исправлением ошибок, содержащее основные блоки посто нной пам ти, дополнител ные блоки посто нной пам ти, блок декодировани , входы первой группы которого соединены с входами основ йых и дополнительных блоков посто н ной пам ти и вл ютс одними входами устройства, выходы блока декодирова ни вл ютс выходами устройства, введены элементы И, элементы ИЛИ и дешифратор, входы которого вл ют с другими входами устройства и сое динены с входами второй группы блок декодировани , выходы блоков посто нной пам ти соединены с первыми входами элементов И, вторые входы которых подключены к выходам дешифр тора, выходы элементов И соединены с входами элементов ИЛИ, причем выходы элементов ИЛИ основных блоков посто нной пам ти соединены с входами третьей, группы блока декодиро- , вани , входы четвертой группы которого подключены к выходам элементов ИЛИ дополнительных блоков посто нной пам ти. На чертеже приведена блок-схема предлагаемого устройства. Устройство содержит основные блоки 1 посто нной пам ти, дополнительные блоки 2 посто нной пам ти, блок 3 декодировани , дешифратор 4, элементы И 5 и 6, элементы ШШ 7 и 8. Блоки 1 предназначены дл хранени основной информации, блоки 2 дл хранени контрольной информации. Блоки 1 и 2 вьшолнены на полупроводниковых многоразр дных микросхемах пам ти. Хот каждый блок 1 или 2 вл етс многовыходным (К - число выходов), однако на этапе записи основной или дополнительной информации в каждый из них записываетс информаци лишь об одном разр де с увеличением числа адресов в К раз, поэтому при отказе всего кристалла микросхемы поражаетс только один разр д информации. Блок 3 декодировани предназначен дл генерации контрольных разр дов основной информации при считывании из пам ти, дл сравнени их с контрольными разр дами, считанными цз дополнительной пам ти, дл коррекции одиночных ошибок и индикации наличи двухкратных ошибок. Входы блоков пам ти вл ютс младшими разр дами адреса устройства . Дешифратор 4, входами которого вл ютс старшие разр ды адреса устройства , элементы И 5 и 6, элементы ИЛИ 7 и 8 мультиплексируют информацию с выходов блоков 1 и 2 пам ти на входы блока 3 декодировани . Устройство .работает следующим образом. По адресу, установленному на первых входах устройства (младшие разр ды адреса), с блоков 1 и 2 происходит считывание основной и контрольной информации по всем их выходам. Эта информаци поступает на первые входы элементов И 5 и 6. Адрес, установленный на вторых входах устройства (старшие разр ды адреса), дешифрируютс на одном из выходов дешифратора 4 и открывает элементы И 5 и 6 по их вторым входам. Информаци с выходов блоков 1 и 2 через открытые элементы И 5 и 6, через элементы ШШ 7 и 8 поступает на входы третьей и четвертой групп блока 3 декодировани . На входы первой и второй групп блока декодировани поступает информахщ младших и старших разр дов адреса.The invention relates to digital computing and can be used in devices of a fixed memory on semiconductor chips. Digital control devices are known that use correction codes containing main memory blocks, additional memory blocks and a decoding device. A disadvantage of these devices is the lack of error correction capability of high multiplicity. The closest to the proposed is a memory device (error detection and correction memory containing the main blocks of permanent memory, additional blocks of permanent memory, a decoding unit whose outputs are device outputs, and inputs are connected to the inputs and outputs of memory blocks These are the inputs of the device 21. The disadvantage of this device is that it is capable of correcting errors of only low multiplicity (correct single errors and detect double errors). Thus, the region The name of the spreads out only on the memory device the probability of occurrence of multiple errors in which is incommensurably small compared to single errors. The aim of the invention is to increase the reliability of the device due to the translation of multiple errors into one-time class. An error detection and correction memory containing the main blocks of the fixed memory, additional blocks of the fixed memory, a decoding block, the inputs of the first group of which are connected with the inputs of the base and additional blocks of the constant memory and are the same inputs of the device, the outputs of the decoder are the outputs of the device, the AND elements, the OR elements and the decoder are entered, the inputs of which are with the other inputs of the device and connected to the inputs the second group of the decoding unit, the outputs of the fixed memory blocks are connected to the first inputs of the AND elements, the second inputs of which are connected to the outputs of the decoder, the outputs of the AND elements are connected to the inputs of the OR elements, and the outputs of the OR elements of the main blocks The fixed memory is connected to the inputs of the third, decoding unit group, the inputs of the fourth group of which are connected to the outputs of the elements OR additional blocks of the fixed memory. The drawing shows a block diagram of the proposed device. The device contains basic blocks 1 of fixed memory, additional blocks 2 of fixed memory, block 3 of decoding, decoder 4, elements AND 5 and 6, elements SH 7 and 8. Blocks 1 are intended for storing basic information, blocks 2 for storing control data. information. Units 1 and 2 are implemented on semiconductor multi-bit memory chips. Although each block 1 or 2 is multi-output (K is the number of outputs), however, at the stage of recording the main or additional information, only one bit of information is recorded in each of them with an increase in the number of addresses K times, therefore, if the entire chip fails, the chip is affected Only one bit of information. The decoding unit 3 is designed to generate the check bits of the basic information when reading from the memory, to compare them with the check bits read from the additional memory, to correct single errors and to indicate the presence of double errors. The inputs of the memory blocks are the lower bits of the device address. The decoder 4, whose inputs are the high-order bits of the device address, the elements of AND 5 and 6, the elements of OR 7 and 8 multiplex the information from the outputs of blocks 1 and 2 of memory to the inputs of block 3 of decoding. The device works as follows. At the address set on the first inputs of the device (lower address bits), blocks 1 and 2 read the main and control information for all their outputs. This information arrives at the first inputs of the And 5 and 6 elements. The address set at the second inputs of the device (the upper bits of the address) is decrypted at one of the outputs of the decoder 4 and opens the elements And 5 and 6 by their second inputs. Information from the outputs of blocks 1 and 2 through the open elements And 5 and 6, through the elements 7 and 8, enters the inputs of the third and fourth groups of the decoding unit 3. The inputs of the first and second groups of the decoding block receive information from the low and high bits of the address.

По правилам, в соответствии с примененным корректирук цим кодом, блок 3 декодировани осуществл ет свертку информации, сравнивает результат свертки с контрольной информацией , считанной с дополнительных блоков посто нной пам ти, вьфабатывает сигнал, обнаружени ошибки в случае ее наличи и осуществл ет коррекцию однократной ошибки по результату сравнени свертки и контрольной информации.According to the rules, in accordance with the applied correction code, decoding unit 3 performs the convolution of information, compares the result of the convolution with the control information read from the additional blocks of the fixed memory, absorbs the signal, detects an error in its presence and performs a one-time error correction. on the result of the comparison of convolution and control information.

При изменении адреса только в младших разр дах устройства считанна информаци проходит на вход блока 3 через те же открытые элеменг ты И 5 и 6. При изменении адресаWhen the address is changed only in the lower bits of the device, the read information passes to the input of block 3 through the same open elements AND 5 and 6. When the address changes

в старших разр дах устройства дешифратор 4 открывает другие элементы И 5 и 6, в зависимости от возбужденного выхода дешифратора, и информаци с других входов блоков пам ти через эти элементы поступает на вход блока 3. За врем перебора всех адресов старших разр дов все выходы блоков пам ти через элементы И 5 и 6 и элементы ИЛИ 7 и 8 подключаютс к входам блока 3.In the higher bits of the device, the decoder 4 opens the other elements AND 5 and 6, depending on the excited output of the decoder, and information from the other inputs of the memory blocks through these elements enters the input of the block 3. During the search of all the addresses of the higher bits, all the outputs of the blocks memory via AND 5 and 6 elements and OR elements 7 and 8 are connected to the inputs of block 3.

При наличии многократных отказов, св занных с выходом из стро всего кристалла (ошибка на всех выходах кмкросхемы), ошибка про вл етс лишь на одном входе блока декодировани , который способен ее скорректировать.In the presence of multiple failures associated with the failure of the entire crystal (error at all kmcircuit outputs), the error appears only at one input of the decoding unit, which is able to correct it.

Таким образом, введение в устройство деши4)ратора 4,, элементов И 5 и 6, элементов ИЛИ 7 и 8 позвол ет трансформировать многократные отказы на выходах многоразр дных микросхем пам ти в однократные отказы на входах блока декодировани .Thus, the introduction of a rator 4, elements AND 5 and 6, elements OR 7 and 8 into the device 4) allows to transform multiple failures at the outputs of multi-bit memory chips into one-time failures at the inputs of the decoding unit.

Изобретение обеспечивает повьш1ение надежности заботы устройства пам ти за счет коррекции ошибок любой кратности внутри одной микросхемы .The invention provides for enhancing the reliability of a memory device by correcting errors of any multiplicity within a single chip.

-. - -. -. - -.

Claims

A PERMANENT MEMORY DEVICE FOR DETECTING AND CORRECTING ERRORS, containing basic, 'read-only memory blocks, additional read-only memory blocks, a decoding unit, the inputs of the first group of which are connected to the inputs of the main and additional read-only memory blocks and are one device inputs, the outputs of the decoding unit are device outputs , characterized in that, in order to increase the reliability of the device, AND elements, OR elements, and a decoder, the inputs of which are other inputs of the device, are introduced into it properties and are connected to the inputs of the second group of the decoding unit, the outputs of the permanent memory blocks are connected to the first inputs of the AND elements, the second inputs of which are connected to the outputs of the decoder, the outputs of the AND elements are connected to the inputs of the OR elements, and the outputs of the OR elements of the main blocks of permanent memory are connected to the inputs of the third groups of the decoding unit, the inputs of the fourth group of which are connected to the outputs of the elements OR additional blocks of read-only memory.

.... SU, (11) 1142862

1 1142862 J