SU1137469A2

SU1137469A2 - Device for determination of most significant bit

Info

Publication number: SU1137469A2
Application number: SU833610874A
Authority: SU
Inventors: Геннадий Петрович Апарин; Анастасия Евгеньевна Апарина; Николай Леонидович Сивухо
Original assignee: Институт Технической Кибернетики Ан Бсср
Priority date: 1983-06-24
Filing date: 1983-06-24
Publication date: 1985-01-30

Abstract

УСТРОЙСТЮ ДЛЯ ОПРЕДЕЛЕНИЯ СТАРШЕГО: ЗНАЧАВД;го РАЗРЯДА по авт. св. 1067501, отличающеес тем, что, с целью расширени функциональных возможностей за счет определени нулевого состо ни п-разр дного кодового слова или состо ни с более чем одной единицей, в него введены элемент И, треть группа элементов И и элемент ИЛИ, причем инверсный выход последнего разр да регистра и выход последнего элемента И второй группы соединены с соответствующими входами элемента И; выход которого вл етс первым дополнительным выходом устройства, а пр мые выходы первого и второго разр дов регистра соединены со входами первого элемента И третьей группы, причем первый вход i-го элемента И третьей группы (где i 2, п-1) соединен с пр мым выходом (+1 )-го разр да ре-гистра , а второй вход -го элемента И третьей группы соединен с выходом (i.-l )--го элемента НЕ группы, выi (Л ходы элементов И третьей группы соединены соответственно со входами элемента ИЛИ, выход которого вл етс вторым дополнительным выходом устройства .DEVICE TO DETERMINE THE SENIOR: SIGNIFICANT; THE DISCHARGE according to the author. St. 1067501, characterized in that, in order to extend the functionality by determining the zero state of an n-bit codeword or a state with more than one unit, an element AND, a third group of elements AND and an element OR, and an inverse output the last digit of the register and the output of the last element AND of the second group are connected to the corresponding inputs of the AND element; the output of which is the first additional output of the device, and the direct outputs of the first and second bits of the register are connected to the inputs of the first element AND of the third group, the first input of the i-th element AND of the third group (where i 2, p-1) is connected to the direct the output of the (+1) -th bit of the register, and the second input of the -th element of the third group is connected to the output of the (i.-l) -th element of the NOT group, you (the moves of the elements of the third group are connected respectively to the inputs of the OR element, the output of which is the second additional output of the device.

Description

соwith

sjsj

33

со 1I Изобретение относитс к автоматике и вычислительной технике и предназначено дл выделени старшего 1 младшего) значащего разр да в анали зируемом двоичном числе без его унич Чожени в процессе получени результата . По основному авт. св. № 1067501 известно устройство дл определени старшего значащего разр да, содержащее регистр, первую и вторую группу элементов И и группу элементов НЕ, причем каждый выход устройства, начи на со второго, соединен с выходом соответствующего элемента И первой группы, первый выход устройства соединен с пр мым выходом первого разр да регистра, первый вход каждого элемента И первой группы, кроме последнего , соединен с выходом одноименного элемента НЕ группы, первый и второй входы первого элемента И второй группы соединены соответствен но с инверсными выходами первого и второго разр дов регистра, первый вход последнего элемента И первой группы соединен с выходом последнего разр да регистра, первьш вход каждого 1--ГО элемента И второй группы, на чина со второго, соединен с инверсным выходом (i + 1) -го разр да регистра , второй вход каждого i-ro элемента И второй группы соединен с выходом (i-l 1-го элемента И этой же груп пы, выходы элементов И второй группы соединены с входами элементов НЕ группы, выход каждого г-го элемента И второй группы соединен со вторым входом (i + 1)-го элемента И первой группы Cl. Недостатком известного устройства вл ютс ограниченные функциональные возможности, так как оно не позвол ет определ ть нулевого, состо ни или состо ни с более чем одной единицей в анализируемом двоичном коде. Целью изобретени вл етс расширение функциональных возможностей устройства за счет определени нулевого состо ни или состо ни с более чем одной единицей в анализируемом п-разр дном двоичном коде. Поставленна цель достигаетс тем, что в устройство введены элементы И, треть группа элементов И и элемент ИЛИ, причем инверсный выход последнего разр да регистра и выход последнего элемента И второй группы соединены с соответствующими 92 входами элемента И, выход которого вл етс первым дополнительным выходом устройства, а пр мые выходы первого и второго разр дов регистра соединены со входами первого элемента И третьей группы, первый вход i-ro элемента И третьей группы { где i 2, П-1, п-количество разр дов анализируемого кода) соединен с пр мым выходом (i + I )-го разр да регистра, а второй вход i-ro элемента И третьей группы соединен с выходом (I -1I -го элемента НЕ группы, при этом выходы элементов И третьей группы соединены соответственно со входами элемента ИЛИ, выход которого вл етс вторым дополнительным выходом устройства . На чертеже приведена функциональпа схема устройства. Устройство содержит п-разр дный регистр IT -If, О - старший, а 1 младший разр ды ), группу элементов И 2-1-2(1-2, группу элементов НЕ 3-, группу элементов И 4.-Vf,rpyn- пу выходов , элемент И 6 группу элементов И 7.,-7,, эле- мент ИЛИ 8, дополнительные выходы 9 и 10. Устройство работает следующим образом , В регистр записываетс анализируемый код. Схема работает таким образом, что старша значаща единица в разр де 1. обеспечивает . формирование единичного сигнала на ВЕЛходе элемента И 4 и соответст венно на выходе 5 (при i 1 - непосредственно на выходе 5), блокиру при этом сигналами низких уровней с выходов И , 2,..., 2 2 соответствующие элементы И 4, 4,..,., 4f,-t последующих младших разр дов независимо от содержимого разр дов 1 , т+2 fi У содержащиес в разр дах Ц , L ,..., lj, обеспечивают блокировку элементов И . . сигналами низких уровней с выходов одноименных элементов НЕ i . Поэтому сигнал, равный единице, будет только на выходе 5- , номер i ко-.торого соответствует номеру разр да регистра 1. , в котором записана старша единица анализируемого числа. На всех; остальных выходах будут нулевые сигналы. В случае, если в регистр Цзаписан нулевой код, то на выходе всех элементов И ,-, будет дейст311Co 1I The invention relates to automation and computing technology and is intended to highlight the older 1 least significant digit in the binary number being analyzed without destroying it. In the process of obtaining the result. According to the main author. St. No. 1067501, a device for determining the most significant bit is known, containing a register, a first and a second group of elements AND and a group of elements NOT, each output of the device, starting from the second, is connected to the output of the corresponding element AND of the first group, the first output of the device is connected to The first output of each element of the first group, except for the last one, is connected to the output of the element of the same name NOT group, the first and second inputs of the first element And the second group are connected respectively with and Versions of the first and second bits of the register, the first input of the last element AND of the first group is connected to the output of the last register bit, the first input of every 1 is the HO element of the second group, starting from the second, is connected to the inverse output (i + 1) th register bit, the second input of each i-ro element And the second group is connected to the output (il of the 1st element And the same group, the outputs of the elements And the second group are connected to the inputs of the elements of the NOT group, the output of each g-th element And the second group is connected to the second input of the (i + 1) -th element AND ervoy group Cl. A disadvantage of the known device is its limited functionality, since it does not allow to determine a zero, state, or state with more than one unit in the binary code being analyzed. The aim of the invention is to extend the functionality of the device by detecting a zero state or a state with more than one unit in the analyzed n-bit binary code. The goal is achieved by introducing elements AND into the device, a third group of elements AND and an OR element, the inverse output of the last register bit and the output of the last element AND of the second group being connected to the corresponding 92 inputs of the AND element, the output of which is the first additional output of the device and the direct outputs of the first and second register bits are connected to the inputs of the first element AND of the third group, the first input of the i-element of the AND element of the third group {where i 2, P-1, n is the number of bits of the analyzed code) is connected with the direct output of the (i + i) th register bit, and the second input of the i-th element AND of the third group is connected to the output (I -1I -th element of the NOT group, while the outputs of the elements AND of the third group are connected respectively to the inputs of the element OR, the output of which is the second additional output of the device. The drawing shows the functional diagram of the device. The device contains an n-bit IT-If register, O is the most significant, and 1 is the least significant bit, and a group of AND 2-1-2 elements (1 -2, a group of elements is NOT 3-, a group of elements is AND 4.-Vf, an rpyn output, an element of AND 6 is a group of elements AND 7. , -7 ,, element OR 8, additional outputs 9 and 10. The device operates as follows. The analyzed code is written to the register. The circuit works in such a way that the highest significant unit in bit 1. provides. the formation of a single signal at the cell's EI element 4 and, respectively, at output 5 (with i 1 - directly at output 5), while blocking with the signals of low levels from the outputs And 2, ..., 2 2 the corresponding elements And 4, 4, ..,., 4f, -t of the subsequent low-order bits, regardless of the contents of bits 1, t + 2 fi Y contained in bits C, L, ..., lj, provide blocking of AND elements. . signals of low levels from the outputs of elements of the same name NOT i. Therefore, a signal equal to one will only be output 5-, the i number of the k-th second corresponds to the bit number of register 1., in which the highest unit of the analyzed number is recorded. For everyone; the remaining outputs will be zero signals. If a zero code is recorded in the Zs register, then, at the output of all the elements, And, -, there will be a valid311

вовать высокий уровень. Высокий уровень на выходе элемента И 2,. откроет элемент И 6, который подает на дополнительный выход 9 сигнал, индицирующий нулевое состо ние регистра.vovat high level. The high level at the output element And 2,. opens element 6, which provides an additional output 9 with a signal indicating the register zero state.

Пусть в/регистр Ц If записан код, содержащий более чем одну единицу. Дл определенности будем считать, что единица содержитс в разр дах 1 и 1 регистра. Так как старша значаща единица находитс в разр де Ij. то на выходах всех элементов И , начина со второго., будет действовать низкий уровень, а на выходах всех элементов НЕ . также начина со второго, - высокий уровень . В результате единичные сигналы, действующие с выходов разр да 1„ регистра и с выхода элемента НЕ З. откроют элемент И 7 , а, следовательно , на выходе элемента ИЛИ 8 сформируетс сигнал, индицирующийLet the code containing more than one unit be written in / if the If register. For definiteness, we will assume that the unit is contained in bits 1 and 1 of the register. Since the highest significant unit is in the de ij bit. then at the outputs of all elements And, starting from the second., a low level will act, and at the outputs of all elements NOT. also starting from the second - a high level. As a result, the single signals acting from the outputs of the 1 ”register of the register and from the output of the HE element will open the element AND 7, and, therefore, the output of the element OR 8 will form a signal indicating

6969

наличие в анализируемом коде более одной единицы. При наличии только одной единицы, а также при нулевом состо нии регистра 1 -1 высокийthe presence of more than one unit in the analyzed code. If there is only one unit, and also when the register is in the zero state 1 -1 high

уровень не будет сформирован ни н одном из выходов элементов И 7 n-i/ а, следовательно, и не по витс на выходе 10 устройстве.. the level will not be formed in any of the outputs of the And 7 n-i / a elements, and therefore, it will not work at the output 10 of the device ..

Таким образом, предложенное устройство по сравнению с устройствомпрототипом имеет более широкие функциональные возможности, так как по ЗБОл ет дополнительно определ ть нулевое -состо ние регистра и состо ние регистра с более чем одной единицей. Реализованные дополнительные функциональные возможности существенно повышают эффективность использовани Thus, the proposed device has broader functionality compared to the prototype device, since it additionally determines the zero register state and the register status with more than one unit. Implemented additional functionality significantly increases the efficiency of use.

предложенного технического решени в цифровых системах автоматики и вычислительной техники.proposed technical solution in digital systems of automation and computer technology.

Claims

DEVICE FOR DETERMINING THE SENIOR: SIGNIFICANT DISCHARGE by ed. St. No. 1067501, characterized in that, in order to expand the functionality by determining the zero state of an η-bit codeword or a state with more than one unit, the element And, the third group of elements And, and the OR element are introduced into it, and the inverse output of the latter the register bit and the output of the last AND element of the second group are connected to the corresponding inputs of the AND element; the output of which is the first additional output of the device, and the direct outputs of the first and second bits of the register are connected to the inputs of the first element AND of the third group, and the first input of the i-th element of the third group (where ί = 2, η -1) is connected to the direct output ( ί + 1) -th category of the register, and the second input of the \ -th element AND of the third group is connected to the output of the ({-1) -th element of the NOT group, the outputs of the elements of the third group are connected respectively to the inputs of the OR element, the output of which is the second additional output of the device.

1 1137469 2