SU1136216A1

SU1136216A1 - Asynchronous sequential register

Info

Publication number: SU1136216A1
Application number: SU833565535A
Authority: SU
Inventors: Виктор Ильич Варшавский; Михаил Александрович Кишиневский; Юрий Викторович Мамруков; Вячеслав Борисович Мараховский; Леонид Яковлевич Розенблюм; Борис Соломонович Цирлин; Александр Владимирович Яковлев
Original assignee: Институт Социально-Экономических Проблем Ан Ссср; Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)
Priority date: 1983-03-21
Filing date: 1983-03-21
Publication date: 1985-01-23

Abstract

АСИНХРОННЫЙ ПОСЛЕДОВАТЕЛЬНЫЙ РЕГИСТР, содержащий чейки пам ти , кажда из которых состоит из трех элементов И-ИЛИ-НЕ, причем выходы первого и второго элементов И-ИЛИ-НЕ каждой чейки соединены с входами первой групгш входов И второго и первого элементов И-ИЛИ-НЕ данной чейки, с первыми входами второй группы входов И второго и первого элементов И-ИЛИ-НЁ последующей . чейки и с вторыми входами второй группы входов И первого и второго элементов И-ИЛИ-НЕ предьщущей чейки соответственно, выход третьего элемента И-ИЛИ-НЕ каждой чейки пам ти соединен с вторым входом второй группы входов И третьего элемента И-ИЛИ-НЕ предыдущей чейки, отличающийс тем, что, с целью упрощени регистра, в нем кажда чейка содержит четвертый элемент И-ИЛИ-НЕ, выход которого соединен с вторым входом второй группы входов и соответствующего элемента И-ШШ-НЕ предьщущей чейки, в каждой чейке вы§ ходы второго и третьего элементов И-ИЛИ-НЕ соединены с третьими входами второй группы входов И третьего и второго элементов И-ШШ-НЕ соответственно , выходы третьего и четвертого элементов И-ИЛИ-НЕ каждой чейки соединены со входами первой группы входов И четвертого и третьего элементов И-ШШ-НЕ данной чейки и с первыми входами второй группы вхоОд дов И четвертого и третьего элеменOl тов И-ШШ-НЕ последукнцей чейки соIsD ртветственно. An ASYNCHRONOUS SERIAL REGISTER containing memory cells, each of which consists of three AND-OR-NOT elements, and the outputs of the first and second AND-OR-NOT elements of each cell are connected to the inputs of the first group of AND inputs of the second and first AND-OR- elements NOT a given cell, with the first inputs of the second group of inputs AND the second and the first elements AND-OR-HE subsequent. cells and the second inputs of the second group of inputs AND the first and second elements AND-OR-NOT the previous cells, respectively, the output of the third element AND-OR-NOT each memory cell is connected to the second input of the second group of inputs AND the third element AND-OR-NOT previous cells, characterized in that, in order to simplify the register, in it each cell contains a fourth AND-OR-NOT element, the output of which is connected to the second input of the second group of inputs and the corresponding AND-SHSh-NOT element of the previous cell, moves second and third el cops AND-OR-NOT are connected to the third inputs of the second group of AND inputs of the third and second elements AND-ШШ-НЕ, respectively, the outputs of the third and fourth elements AND-OR-NOT of each cell are connected to the inputs of the first group of inputs of the fourth and third elements AND- SHSh-NOT of the given cell and with the first inputs of the second group of entrances of the fourth and third elements of the I-SHSh-NOT following the SoIsD cell correspondingly.

Description

11 Изобретение относитс к автоматик и вычислительной технике. Известен асинхронный последовател ный регистр, содержащий чейки пам т кажда из которых выполнена по схеме трехстабильного триггера на трех эле ментах И-ПЕ, причем два выхода трехстабильного триггера калодой чейки соединены с двум входами трехстабил ного триггера последующей чейки, а третий выход с третьим входом трех стабильного триггера предыдущей чей ки 0. Достоверность функционировани данного регистра обеспечиваетс толь ко при определенном соотношении задержек его элементов, что снижает пггдежность регистра Наиболее близким теунтчсским решением к предлагаемому вл етс асин хронный последовательный регистр, содержащий чейки пам ти, кажда из которых состоит из трех элементов , причем выход первого (второго ) элемента И-ИЛИ-НЕ ка}кдой чейки соединен с входами первой группы входов И второго (первого) и третьего элементов И ИЛИ-НЕ дапно1{ чейки , с входами второй группы входов И второго (первого) и третьего элементов И-Ш1И-Г1К последующей чейки и с входами, второй группы входов И пер вого i: второго элементов И-ИЛИ-НЕ предыдущей чейки, а выход третьего элемента И-ШШ-НЕ - с входами первой группы входов И первого и второго элементов ИЧ-ШИ-НЕ данной чейки, с входами второй группы входов И пер вого и BTopoio элементов И-ИЛИ-НЕ по следующей чейки и с входами второй группы входов И третьего элемента И-ИЛИ-НЕ предг щущей чейки -21. Достоинством известного регистра вл етс высока надежность, обеспечиваема достоверньп«1 функционировани ем регистра при любых величинах задержек его элементов, а недостатком избыточность оборудовани (дл хране ни п-разр дного кода он должен иметь 2п чеек пам ти), ведуща к усложнению регистра. . Цель изобретени - упрощение асин хронного последовательного регистра. Цель достигаетс тем, что в асинхронном последовательном регистре, содержащем чейки , кажда из которых состоит из трех элементов Н-ИЛРГ-НЕ, причем выходы первого и второго элементов И-ЩШ-НЕ каждой 62 чейки соединены с входами первой группы входов И второго и первого элементов И-1-ШИ-НЕ данной чейки, с первыми входами второй группы входов И второго и первого элементов И-ИЛИ-НЕ последующей чейки и с вторыми входами второй группы входов И первого и второго элементовИ-ИЛИ-НЕ предыдущей чейки соответственно , выход третьего элемента И-МИ-НЕ каждой чейки пам ти соеди-нен с вторым входом группы входов И третьего элемента И-ИЛИ-НЕ предьщущей чейки, кажда чейка содержит четвертый элемент И-ИЛИ-НЕ, выход которого соединен с вторым входом второй группы входов И соответствующего элемента. И-ИЛИ-НЕ предьщущей чейки, в каждой чейке выходы второго и третьего элементов И- ШИ-НЕ соединены с третьими входами второй группы входов И третьего и второго элементов И-ИЛИ-НЕ соответственно, выходы третьего и четвертого элементов И-ИЛИ-НЕ каждой чейки соединены с входами первой группы входов И четвертого и третьего элементов И-ИЛИ-НЕ данной чейки и с первыми входами второй группы входов И четвертого и третьего элементов И-ИЛИ-НЕ последующей чейки соответственно. На фиг. 1 приведена схема асинхронного последовательного регистра; на фиг. 2 - схема его чейки пам ти. Регистр состоит из чеек пам ти l.(i-l), l.i, 1.(i+1), имеет выходы 2 и 3, входы 4-7 и выходы 8 и 9, соедин еь1ые с источником информа- . ции. Кажда из чеек пам ти регистра имеет входы 10-17 и выходы 18-21. Регистр имеет также входы 22 и 23, выходы 24-27 и входы 28 и 29, соедин емые с приемником информации. У первой чейки регистра входы 12-15 соединены с входами 4-7 регистра соответственно , а ее выходы 18, 19 и 20, 21 - с выходами 2, 3 и 8, 9 регистра соответственно. У последней чейки регистра входы 10, 11 и 16, 17 соединены с входами 22, 23 и 28, 29 регистра, а ее выходы 18-21 с выходами 24-27 регистра соответственно . Выходы 18-21 чейки l.i соединены соответственно с входами 12-15 чейки 1.(i+1), а входы 10, 1.1 и 16, 17 чейки 1.1 - с выходами 18, 19 и 20, 21 чейки 1.(i+1) соответственно . 3 Ячейка пам ти регистра содержит четыре элемента Н-ИЛИ-НЕ 30-33. Эле менты 30 и 31 образуют первый триггер , а элементы 32 и 33 - второй. Пр мые входы первого триггера (входы элемента 30) соединены с входами 11 и 13 чейки, а инверсные входы этого триггера (входы элемента 31) с выходом элемента 32 и с входами 10 и 12 чейки. Пр мые входы второго триггера (входы элемента 33) соединены с входами 14 и 16 чейки, а инверсные входы этого триггера (вход элемента 32) - с выходом элемента 31 и с входами 15 и 17 чейки Асинхронный последовательный регистр работает следующим образом. Состо ние чейки 1.1 (значени на выходах 30-33, если 1 четное, и на выходах элементов 33-30, если i нечетное) соответствует: 1010 в чейке записан ноль, 0101 - в че ке записана единица, 0110 - в чейк отсутствует информаци , состо ние 1001 в процессе работы регистра .в чейке Не возникает из-за перекрест ной св зи между триггерами чейки. Запись или стирание информации в чейке осуществл етс через транзит ное состо ние 0100 или 0010, т.е. признаком завершени записи информа ции вл етс по вление значени 1 на выходе элемента 31 или 32 чейки Наборы значений на входах 4-7 регистра соответствуют: 1010 - исто ник передает ноль, 0101 - источник передает единицу, 0110 - источник не передает информацию в регистр, набор 1001 запрещен. Наборы значений на входах 22, 23 28 и 29 регистра соответствуют: 011 приемник готов к приему информации из регистра, 1010 - приемник прин л из регистра ноль (единицу), 0101 приемник прин л из регистра единицу (ноль), набор 1001 запрещен. Хапись информации в чейку 1.i п входам 10-13 или 14-17 происходит тогда, когда в чейке 1.(i-1) записана информаци , а в чейке 1.(i+1) информаци либо стерта, либо имеет значение, противоположное записываемой . Стирание информации в чейке 1.1 происходит тогда, когда в чейке l.(i-t-l) записана та же информаци а в чейке Г. (1-1) либо информаци стерта, либо имеет значение, противоположное записанной в чейке 1.1. 164 Пусть в начальном состо нии информаци в регистре отсутствует, т.е. все его чейки наход тс в состо нии 0110. Пусть также на входах 22, 23, 28 и 29 регистра зафиксирован набор 0110. Источник передает в регистр информацию, устанавлива- на его входах 4-7, например набор 0101, как только эта информаци запишетс в первую чейку регистра, на его выходах 2, 3, 8 и 9 установитс набор 0101. Тепергь источник может установить на входах 4-7 регистра набор 0110 с тем, чтобы затем передать новую порцию информации. Одновременно с этим информаци переписываетс из первой чейки регистра во вторую и т.д., пока не запишетс в его последнюю чейку. Как только в первой чейке регистра информаци будет стерта, источник может записать в регистр следующую порцию информации. Если следующа порци информации имеет значение отличное от предыдущего , то запись в чейку 1.(1-1) может , осуществл тьс еще до того, как будет стерта, информаци в чейке 1.1, если же следующа порци информации имеет то же значение, что и предыдуща , то така запись возможна только после того, как в чейке 1.1 информаци будет стерта. То же относитс и к источнику информации, т.е. выставл ть очередной набор на входах 4-7 регистра источник может не дожида сь стирани информации в первой чейке, если предьщуща и последующа порции информации имеют различное значение. Таким образом, последовательна передача в регистр порций информации при фиксированном наборе значений на его входах 22, 23, 28 и 29 продол- . жаетс до тех пор, пока не заполнитс весь регистр. При этом между двум чейками, хран щими соседние порции информации с одинаковыми значени ми, будет находитьс одна чейка, в кото рой информаци стерта, если же значение соседних порций информации различно , то они хран тс в смежных чейках . Пусть на входах 4-7 регистра за.фиксироваи набор 0110, а в результате заполнени регистра информацией состо ние его последней чейки 0101. Получив эту информацию с выходов 2427 регистра, приемник устанавливает на его входах 22, 23, 28 и 29 набор11 The invention relates to automation and computing. The asynchronous sequential register containing memory cells of which is made according to the three-stage trigger scheme on three I-PE elements is known, and two outputs of the three-stable trigger are connected with two inputs of the three-stable trigger of the next cell, and the third output with the third input of three of the stable trigger of the previous one, ki 0. The reliability of the operation of this register is provided only with a certain ratio of the delays of its elements, which reduces the register registrability. The proposed Teuntch solution is an asyn chronally sequential register containing memory cells, each of which consists of three elements, with the output of the first (second) AND-OR-NOT element each connected to the inputs of the first group of inputs And the second ( of the first) and third elements AND OR-NOT dapno1 {cells, with inputs of the second group of inputs AND the second (first) and third elements I-Sh1I-G1K of the next cell and with inputs, the second group of inputs And the first i: second elements AND-OR -NO previous cell, and the output of the third element enta I-NL-NON - with inputs of the first group of inputs And the first and second elements of the ICH-NI-NOT of this cell, with inputs of the second group of inputs of the first and BTopoio elements AND-OR-NOT by the next cell and with inputs of the second group of inputs And the third element AND-OR-NOT preduschaya cell -21. The advantage of the known register is the high reliability provided by the reliable operation of the register at any value of its element delays, and the lack of equipment redundancy (for storing the n-discharge code it must have 2p memory cells), which leads to a complication of the register. . The purpose of the invention is the simplification of the asyn hron serial register. The goal is achieved by the fact that in an asynchronous serial register containing cells, each of which consists of three elements H-ILRG-NE, and the outputs of the first and second elements of the A-SCH-NOT of each 62 cells are connected to the inputs of the first group of inputs And the second and first And-1-SHI-NOT elements of the given cell, with the first inputs of the second group of AND inputs of the second and first elements AND-OR-NOT of the next cell and with the second inputs of the second group of inputs of the first and second elements-OR-NOT of the previous cell, respectively, output the third element i-mi-not each memory cell is connected to the second input of the group of inputs AND the third element AND-OR-NOT the previous cell, each cell contains the fourth element AND-OR-NOT, the output of which is connected to the second input of the second group of inputs AND of the corresponding element. AND-OR-NOT the previous cell, in each cell the outputs of the second and third elements I-SHI-NOT are connected to the third inputs of the second group of inputs AND the third and second elements AND-OR-NOT, respectively, the outputs of the third and fourth elements AND-NOT each cell is connected to the inputs of the first group of inputs of the fourth and third AND-OR-NOT elements of the given cell and with the first inputs of the second group of inputs of the fourth and third AND-OR-NOT elements of the subsequent cell, respectively. FIG. 1 shows an asynchronous sequential register; in fig. 2 is a diagram of his memory cell. The register consists of memory cells l. (I-l), l.i, 1. (i + 1), has outputs 2 and 3, inputs 4-7, and outputs 8 and 9, connected to the information source. of Each of the register memory cells has inputs 10-17 and outputs 18-21. The register also has inputs 22 and 23, outputs 24-27, and inputs 28 and 29 connected to the information receiver. In the first cell of the register, inputs 12–15 are connected to inputs 4–7 of the register, respectively, and its outputs 18, 19 and 20, 21 are connected to outputs 2, 3 and 8, and 9 registers, respectively. At the last register cell, inputs 10, 11 and 16, 17 are connected to inputs 22, 23 and 28, 29 of the register, and its outputs are 18-21 with outputs 24-27 of the register, respectively. The outputs 18-21 of the li cells are connected respectively to the inputs 12-15 of the cells 1. (i + 1), and the inputs 10, 1.1 and 16, 17 of the 1.1 cells - with the outputs of 18, 19 and 20, 21 cells 1. (i + 1 ) respectively. 3 A register memory cell contains four elements H-OR-NOT 30-33. Elements 30 and 31 form the first trigger, and elements 32 and 33 form the second trigger. The direct inputs of the first trigger (inputs of element 30) are connected to inputs 11 and 13 of the cell, and the inverse inputs of this trigger (inputs of element 31) with the output of element 32 and with inputs 10 and 12 of the cell. The direct inputs of the second trigger (inputs of element 33) are connected to inputs 14 and 16 of the cell, and the inverse inputs of this trigger (input of element 32) are connected to the output of element 31 and to inputs 15 and 17 of the cell. The asynchronous serial register works as follows. The state of cell 1.1 (the values at outputs 30-33, if 1 is even, and at the outputs of elements 33-30, if i is odd) corresponds to: 1010 zero is written in the cell, 0101 is recorded in the cell, 1 is missing state 1001 during register operation. The cell does not arise due to the cross connection between cell triggers. Record or erase information in the cell is carried out through the transit state 0100 or 0010, i.e. the indication of completion of the information recording is the occurrence of the value 1 at the output of cell 31 or 32 cells. The sets of values at inputs 4-7 of the register correspond to: 1010 - the source transmits zero, 0101 - the source transmits one, 0110 - the source does not transmit information to the register, set 1001 is not allowed. The sets of values at inputs 22, 23, 28, and 29 of the register correspond to: 011 receiver is ready to receive information from the register, 1010 - the receiver has taken zero (one) from the register, 0101 receiver has taken one (zero) from the register, dialing 1001 is prohibited. The recording of information in the cell 1.i n inputs 10-13 or 14-17 occurs when information in cell 1. (i-1) contains information, and in cell 1. (i + 1) information is either erased or has the value opposite to writeable. The erasure of information in cell 1.1 occurs when the same information is recorded in cell l. (I-t-l); cell G. (1-1) either erases or has the opposite meaning to that recorded in cell 1.1. 164 Let there be no information in the initial state in the register, i.e. all its cells are in the state 0110. Let the set 0110 be also fixed at the inputs 22, 23, 28 and 29 of the register. The source transmits to the register information set on its inputs 4-7, for example, set 0101 as soon as this information is written The first cell of the register, at its outputs 2, 3, 8 and 9, will be set 0101. Now the source can set the set 0110 at inputs 4-7 of the register so that it can transmit a new piece of information. At the same time, the information is rewritten from the first register cell to the second, and so on, until it is written into its last cell. As soon as the information in the first register cell is erased, the source can write the next piece of information in the register. If the next piece of information has a value different from the previous one, then writing to cell 1. (1-1) can be done even before it is erased, the information in cell 1.1, if the next piece of information has the same value as previous, such a record is possible only after the information in cell 1.1 has been erased. The same applies to the source of information, i.e. expose the next set at the inputs 4-7 of the register, the source may not wait for the information in the first cell to be erased, if the preceding and subsequent pieces of information have a different meaning. Thus, the sequential transfer of information to the register of portions of information with a fixed set of values at its inputs 22, 23, 28 and 29 continuation. It is kept until the entire register is filled. In this case, between two cells storing adjacent pieces of information with the same values, there will be one cell in which the information is erased, if the value of the neighboring pieces of information is different, then they are stored in adjacent cells. Let the inputs 4-7 register zapfirovai set 0110, and as a result of filling the register with information the state of its last cell 0101. After receiving this information from the outputs 2427 of the register, the receiver sets at its inputs 22, 23, 28 and 29

0101, что вызывает стирание информации в последней чейке. В результате если в последней и предпоследней чейках регистра записаны порции информации с различньми значени ми, то по вл етс возможность переписи информации из предпоследней чейки в последнюю, иначе информаци переписьюаетс из чейки, предшествующей предпоследней и т.д. Как только информаци в последней чейке стерта, приемник может установить на входах 22, 23, 28 и 29 регистра набор 0110, т.е. подготовитс к приему следующей порции информации. Таким образон , последовательньй прием инфорнации из регистра при зафиксированном наборе на его входах 4-7 продолжаетс до тех пор, пока весь регистр не будет оч1щен, т.е. во всех его чейках не будет стерта информащш.0101, which causes the erasure of information in the last cell. As a result, if pieces of information with different values are recorded in the last and last but one cells of the register, then it is possible to rewrite information from the last but one cell to the last one, otherwise the information is rewritten from the cell preceding the last but one and so on. As soon as the information in the last cell is erased, the receiver can set up the set 0110 at the inputs 22, 23, 28 and 29 of the register, i.e. prepare for receiving the next piece of information. Thus, the sequential reception of information from the register with a fixed dial at its inputs 4-7 continues until the entire register is deleted, i.e. no information will be erased in all its cells.

При одновременной работе источника II приемника информации процесс передачи ее протекает аналогично вьппеуказанному.With simultaneous operation of the source II receiver of information, the process of transmitting it proceeds in a manner similar to that indicated.

Времй записи (стирани ) информации в чейке пам ти асинхронногоTime recording (erasing) information in the memory cell asynchronous

последовательного регистра ссгтавл ет 2 С, где Г задержка элемента И-ИЛИ-НЕ. Максимальна частота выполнени операции сдвига в регистре составл ет 1/41 (дл случа , когда люба пара соседних разр дов сдвигаемого кода имеет различьгые значе- ни ). Если все разр ды сдвигаемого кода имеют одинаковое значение, частота выполнени операции сдвига снижаетс до 1/81Г, так что среднюю частоту можно прин ть равной 1/6Г. Частота выполнени операции сдвига в известном регистре составл ет 1/8t т,е. даже в худшем случае предложенный регистр не уступает известноьгу по быстродействию.the serial register is 2 C, where G is the delay of the AND-OR-NOT element. The maximum frequency of the shift operation in the register is 1/41 (for the case when any pair of adjacent bits of the shifted code has different values). If all bits of the shifted code have the same value, the frequency of the shift operation is reduced to 1 / 81G, so that the average frequency can be taken to be 1 / 6G. The frequency of performing a shift operation in a known register is 1/8 t, e. even in the worst case, the proposed register is not inferior to the known speed.

Сложность чейки пам ти предложенного регистра (суммарное число входов и выходов всех ее элементов) составл ет 18, тогда как дл известного 20, Поскольку необходимое число чеек пам ти в предлагаемом регистре не превышает числа чеек известного регистра, то очевидна экономи оборудовани предлагаемого регистра и его упрощение.The complexity of the memory cell of the proposed register (the total number of inputs and outputs of all its elements) is 18, while for the known 20, Since the required number of memory cells in the proposed register does not exceed the number of cells in the known register, the savings of the equipment of the proposed register and its simplification.

Claims

ASYNCHRONOUS SERIAL REGISTER containing memory cells, each of which consists of three AND-OR-NOT elements, and the outputs of the first and second AND-OR-NOT elements of each cell are connected to the inputs of the first group of AND inputs of the second and first AND-OR-NOT elements of this cell, with the first inputs of the second group of inputs AND of the second and first elements AND-OR-NOT subsequent.

cell and with the second inputs of the second group of inputs AND of the first and second AND-OR-NOT elements of the previous cell, respectively, the output of the third AND-OR-NOT element of each memory cell is connected to the second input of the second group of inputs AND the third AND-OR-NOT element. · The previous cell, characterized in that, in order to simplify the register, each cell in it contains the fourth AND-OR-NOT element, the output of which is connected to the second input of the second group of inputs AND the corresponding AND-OR-NOT element of the previous cell, in each cell you- _β moves of the second and third elem entov S

AND-OR-NOT connected to the third inputs of the second group of inputs AND the third and second elements AND-OR-NOT, respectively, the outputs of the third and fourth elements AND-OR-NOT of each cell are connected to the inputs of the first group of inputs AND the fourth and third elements AND-OR -NOT this cell and with the first inputs of the second group of inputs And the fourth and third elements AND-OR-NOT of the subsequent cell, respectively.

SU „„ 1136216

1 36216 2