SU1134949A1 - Device for solving differential equations - Google Patents

Device for solving differential equations Download PDF

Info

Publication number
SU1134949A1
SU1134949A1 SU823508750A SU3508750A SU1134949A1 SU 1134949 A1 SU1134949 A1 SU 1134949A1 SU 823508750 A SU823508750 A SU 823508750A SU 3508750 A SU3508750 A SU 3508750A SU 1134949 A1 SU1134949 A1 SU 1134949A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
group
output
outputs
input
Prior art date
Application number
SU823508750A
Other languages
Russian (ru)
Inventor
Иван Федорович Кабанец
Игорь Иванович Петров
Виктор Николаевич Скорик
Аркадий Евгеньевич Степанов
Original Assignee
Институт Проблем Моделирования В Энергетике Ан Усср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Проблем Моделирования В Энергетике Ан Усср filed Critical Институт Проблем Моделирования В Энергетике Ан Усср
Priority to SU823508750A priority Critical patent/SU1134949A1/en
Application granted granted Critical
Publication of SU1134949A1 publication Critical patent/SU1134949A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управлени , блок ввода-вывода , группу из К решающих блоков и группу из К коммутаторов, причем вход данных блока управлени  соединен с выходом блока ввода-вывода, выход результата блока управлени  соединен с информационным входом блока, ввода-вывода, блок управлени  содержит узел пам ти, регистр адреса, счетчик Команд, регистр команд, дешифратор команд, причем информационные выходы регистра команд соединены с входами дешифратора команд каждый коммутатор содержит регистр ввода, регистр вывода, группу выходньпс информационных ключей, группу входных информационных ключей, четыре элемента И, два дешифратора адреса и триггер запроса, в каждом коммутаторе выходы регистра вывода кал1дого коммутатора соединены с информационными входами выходньк информационных ключей коммутатора, выходы регистра ввода кажДого коммутатора соединены с информационными входами входных информационных ключей, выход первого элемента И каждого коммутатора соединен с входом синхронизации регистра вывода и первым входом триггера запроса, выход второго элемента И -каждого коммутатора соединен с управл ющими входами выходных информационных ключей, первого дешифратора адреса каждого коммутаторасоединен с первыми входами первого и третьего элементов И, выход третьего элемента И соединен с управл ющими входами входных информационных ключей , выход второго дешифратора адS реса каждого коммутатора соединен с первыми входами второго и четверто го элементов И, выход четвертого элемента И каждого коммутатора соединен с входом синхронизации регистра ввода, решающий блок содержит регистр результата итерации, распре .делитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр косо манд, счетчик команд, регистр правой точки, две группы ключей, две (;О 4ib группы элементов И, группу элементов ИЛИ, регистр адреса, узел пам СО ти, причем в каждом решающем блоке первый выход первой группы выходов распределител  импульсов соединен с входом синхронизации регистра коэффициента решающего блока, второй выход первой группы выходов распределител  импульсов решающего блока соединен со счетным входом счетчика команд решакицего блока, третий выход первой группы выходов распределител  импульсов решающего блокаA DEVICE FOR SOLVING DIFFERENTIAL EQUATIONS, containing a control unit, an input / output unit, a group of K decision blocks, and a group of K switches, the data input of the control unit connected to the output of the input-output unit, the output result of the control unit connected to the information input of the unit - output, the control unit contains a memory node, an address register, a command counter, a command register, a command decoder, and the information outputs of the command register are connected to the inputs of the command decoder each switch contains input register, output register, group of output information keys, group of input information keys, four I elements, two address decoder and request trigger, in each switch the outputs of the output switch register of the switch are connected to information inputs of the switch information keys, the outputs of the input register of each switch are connected with the information inputs of the input information keys, the output of the first element AND of each switch is connected to the synchronization input of the output register and the first input trigger request one, the output of the second element AND of each switch is connected to the control inputs of the output information keys, the first address decoder of each switch is connected to the first inputs of the first and third elements AND, the output of the third element AND is connected to the control inputs of the input information keys, the output of the second decoder AdS of each switch is connected to the first inputs of the second and fourth And elements, the output of the fourth And element of each switch is connected to the synchronization input regis The input bar, the decision block contains the iteration result register, the pulse distributor, the left point register, the command decoder, the coefficient register, the adder, the spacing register, the command counter, the right point register, two groups of keys, two , a group of elements OR, an address register, a memory node, and in each decision block the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the register of the coefficient of the decision block, the second output of the first group of outputs of the distributor and pulses casting unit is connected to the counting input of the counter commands reshakitsego unit outputs a third output of the first group unit pulse distributor decisive

Description

соединен с входом синхронизации регистра адреса решающего блока, четвертьй выход первой группы выходов распределител  импульсов решающего блока соединен с управл ющими, входами ключей первой группы решающего блока, п тый выход первой/. группы выходов распределител  импульсов решающего блока соединен с первыми входами элементов И первой группы решающего блока, щестой выход первой группы выходов распределител  импульсов решающего блока соединен с первыми входами элементов И второй группы решающего блока седьмой выход первой группы выходов распределител  импульсов, решаю:щегЬ блока соединен с управл ющими входами ключей второй группы рещающего блока, восьмой выход первой группы выходов распределител  импульсов решающего блока соединен с входом синхронизации регистра команд решающего блока, дев тьй выход первой группы выходов распре делител  импульсов решающего бло- . ка соединен с входом синхронизации регистра результата итерации решающего блока, дес тый выход первой группы выходов распределител  импульсов решающего блока с.оединен с входом синхрониза1 сии регистра ле вой точки решающего блока одиннадцатый выход первой группы выходов распределител  импульсов решающегоблока соединен с управл ющим входом сумматора решающего блока, двенад:цатьй выход первой группы выходов распределител  импульсов решающего блока соединен с входом синхронизадаи регистра правой точки решающего блока, пбрва  группа входов распределител  импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы кдю|чей второй группы решающего блока ;соединены с информационными входами регистра коэффициента, регистра команд , регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока выходы счетчика команд решающего блока соединены с информационными входами регистра адреса решающего блока, выходы регистра правой точки 49 решающего блока соединены с входами первого слагаемого сумматора решающего блока, входы второго слагаемого которого соединены с информационнь1ми входами регистра левой точки решающего блока, выходы сумматора решающего блока соединены с второй группой информационных входов регистра результата итерации решающего блока, права  группа выходов которого соединена :с второй группой информационных входов регистра левой точки решающего блока, выходы регистра коэффициента решающего блока соединены с вторыми входами элементов И первой группы решающего блока, втора  группа выходов регистра результата итерации решающего блока соединена с вторьми входами элементов И второй группы решающего блока i выходь элементов И первой :и второй групп решающего блока соединены соответственно с первыми и вторыми входами элементов ИЛИ групп, выходы которых соединень: с информа- ционными входами ключей первой груп-1пы решающего блока, первый выход :второй группы выходов распределител  импульсов решающего блока соединен с входом записи узла пам ти решающего блока, второй выход второй Труппы выходов распределител  импульсов решающего блока соединен с входом чтени  узла пам ти решающего блока, информационные входы ключей второй группы решающего блока соединены с выходами узла пам ти решающего блока, выходы ключей первой руппы решающего блока соединены с информационными входами узла пам ти решанмдего блока, выходы регистра адреса решающего блока соединены с адресными входами узла пам ти решающего блока, отличающеес  тем, что, с целью повьш1ени  производительности, в него введены группа из К блоков запроса прерывани  и блок приоритетного прерывани , причем казкдый блок запроса пре рывани  содержит дешифратор адреса, .элемент И, триггер, выход дешифра|тора адреса блока запроса прерывани  соединен с первым входом элемен|та И блока запроса прерьгаани , которого соединен с. синхронизирующим входом триггера блока ;3айроса прерывани , блок приоритет|ного прерывани  содержит регистр iaanpoca прерывани , регистр текущего состо ни , дешифратор приоритета , триггер блокировки, элемент ИЛИ элемент И, триггер прерывани , регистр управлени , дешифратор упра ,лени , выходы регистра запроса прерьшаний блока приоритетного прерьтани  соединены с первой группой входов дешифратора приоритетов, с первой группой информационных входо регистра управлени  и входами дешифратора управлени  блока приоритетного прерывани , перва  группа выходов регистра текущего состо ни  блока приоритетного прерывани  соединена с второй группой входов дешифратора приоритета блока приоритетного прерывани  , выход которого соединен с первым входом элемента И блока приоритетного прерывани , второй вход которого соединен с вторым выходом регистра текущего сост ни  блока приоритетного прерывани , выход триггера блокировки блока приоритетного прерывани  соединен с первым входом элемента И блока приоритетного прерывани , второй вход которого соединен с выходом элемента ИЛИ блока приоритетного прерывани , выход элемента И блока приоритетного прерывани  соединен с информационным входом триггера прерывани  блока приоритетного прерывани , выход которого соединен с входом триггера блокировки и с синхронизирующим входом регистра управлени  блока приоритетного прерывани , блок управлени  содержит две группы ключей, регистр предьщущей итерации, сумматор, де-tconnected to the synchronization input of the address register register of the decision block, a quarter output of the first group of outputs of the pulse distributor of the decision block is connected to the control inputs of the keys of the first group of the decision block, the fifth output of the first /. the output groups of the pulse distributor of the decision block are connected to the first inputs of the elements of the first group of the decision block, the first output of the first group of outputs of the pulse distributor of the decision block is connected to the first inputs of the elements of the second group of the decision block, the seventh output of the first group of outputs of the pulse distributor, I decide: the control inputs of the keys of the second group of the decisive block; the eighth output of the first group of outputs of the pulse distributor of the decisive block is connected to the synchronization input of the rec istra commands deciding unit nine ty yield the first group of distribution output divider pulses decisive Bloch. As connected to the synchronization input of the register of the iteration of the decision block, the tenth output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input of the register of the decision point of the block, the eleventh output of the first group of outputs of the distributor of pulses of the critical block is connected to the control input of the adder of the decision block , twelve: the output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input and the register of the right point of the decision block, pbrva group PPA of the inputs of the distributor of pulses of the decision block are connected to the outputs of the decryptor of the commands of the decision block, the inputs of which are connected to the outputs of the register of the commands of the decision block, the outputs of the second group of the decision block, connected to the information inputs of the coefficient register, command register, right point register, the first groups of information the inputs of the register of the result of the iteration and the register of the left point of the decision block the outputs of the counter of commands of the decision block are connected to the information inputs of the register of the address of the decision block The outputs of the register of the right point 49 of the decision block are connected to the inputs of the first term of the adder of the decision block, the inputs of the second term of which are connected to the information inputs of the register of the left point of the decision block, the outputs of the adder of the decision block are connected to the second group of information inputs of the result register of the decision block iteration, the right group the outputs of which are connected: with the second group of information inputs of the register of the left point of the decision block, the outputs of the register of the decision block are connected to watts The inputs of elements AND of the first group of the decision block, the second group of outputs of the register of the result of the iteration of the decision block are connected to the second inputs of elements AND of the second group of the decision block i output of elements AND the first: and the second groups of the decision block are connected respectively to the first and second inputs of the elements OR groups, outputs which connection: with the information inputs of the keys of the first group of the decision block, the first output: the second group of outputs of the pulse distributor of the decision block is connected to the recording input of the memory node the second output of the decision block impulse distributor is connected to the reading input of the memory node of the decision block, the information inputs of the keys of the second group of the decision block are connected to the outputs of the memory node of the decision block, the key outputs of the first group of the decision block are connected to the information inputs of the memory node These blocks are resolved, the outputs of the address block of the decision block are connected to the address inputs of the memory block of the decision block, characterized in that, in order to increase the performance, g Upp from K interrupt request blocks and preemptive interrupt block, where the interrupt request block contains the address decoder, the element I, the trigger, the output of the address decoder | block of the interrupt request block connected to the first input of the AND block of the interrogation block that is connected to . the block trigger input; 3 interrupt paths, the interrupt priority block contains the interrupt iaanpoca register, the current status register, the priority decoder, the lock trigger, the AND element, the interrupt trigger, the control register, the control decoder, the laziness, the block break register request outputs the priority transponder is connected to the first group of inputs of the priority decoder, with the first group of informational inputs of the control register and the inputs of the control decoder of the priority interrupt unit, Va group of outputs of the register of the current status of the priority interrupt block is connected to the second group of inputs of the priority decoder of the priority interrupt block, the output of which is connected to the first input of the And interrupt priority block element, the second input of which is connected to the second output of the current status block of the priority interrupt block, trigger output blocking the preemption block is connected to the first input of the AND element of the preemptive interrupt, the second input of which is connected to the output of the IL element And the priority interrupt unit, the output of the element And the priority interrupt unit is connected to the information input of the interrupt trigger of the priority interrupt unit, the output of which is connected to the lock trigger input and to the synchronizing input of the control register of the priority interrupt unit, the control unit contains two groups of keys, the preceding iteration register, adder , de-t

шифратор команд, регистр текущей итерации, распределитель импульсов, выходы регистра адреса блока управлени  соединены с адресными входами узла пам ти блока управлени , выходы первой группы ключей блока управлени  соединены с информационными входами узла пам ти блока управле-. ни , информационные выходы которого соединены с информационными входами второй группы ключей, .первый выход первой группы выходов распределител  импульсов блока управлени  с входом записц узла пам ти блока управлени , второй выход первой группы выходов распределител  импульсов блока управлени  соединен с входом чтени  узла пам ти блока управлени , первый выход второйthe command coder, the current iteration register, the pulse distributor, the outputs of the control unit address register are connected to the address inputs of the memory section of the control unit, the outputs of the first group of keys of the control unit are connected to the information inputs of the memory section of the control unit. The information output of which is connected to the information inputs of the second group of keys. The first output of the first group of outputs of the pulse distributor of the control unit with the entry of the memory of the control unit's memory node, the second output of the first group of outputs of the distributor of the control unit's pulses first exit second

3494934949

группы выходов распределитео|Я импУльсов блока управлени  соединен управл ющим входом счетчика команд блока управлени , второй выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющим входом регистра адреса блока управлени , третий выход второй группы выходов распределите-, л  импульсов блока управлени  соединен с управл кицими входами первой .группы ключей блока управлени , .четвертый выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющими входами второй группы ключей блока управлени , п тьй выход второй группы выходов распределител  иМпульсов блока управлени  соединен с управл ющим входом регистра команд блока управлени , шестой выход второй группы выходов распределител  импульсов блока управлени  сое;Динен с управл к цим входом регистра предьщущей итерации блока управлени  , седьмой выход второй группы выходов распределител  импульсов блока управлени  - с управл ющим входом сумматора блока управлени , восьмой выход второй группы выходов распределител  импульсов блока упрайлени  соединен с управл кмцим входом регистра текущей итерации блока управлени , перва  группа входов распределител  импульсов блока управлени  соединена с выходами дешифратора команд блока управлени , входы которого соединены с выходами регистра команд блока управлени , выходы второй группы ключей блока управлени  соединены с входами ре . гистра команд, регистра предьздущей итерации, первой Труппой входов регистра, текущей итерации блока управлени , выходы счетчика команд блока управлени  соединеш | с входами ;регистра адреса блока управлени , ;выходы регистра предьадущей итерации Яблока управлени  соединены с входа;ми первого слагаемого сумматора блока управлени , входы второго слагаемого которого соединены с пер вой группой выходов регистра текущей итерации блока управлени , выходы сумматора блока управлени  соединены с второй группой входов регистра текущей итерации блока управлени , втора  группа выходов которого соединена с информационными входами первой группы ключей блока управлени , выходы регистра адреса блока управлени  соединены с входами первого дешифратора адрес каждого коммутатора, выходы первой группы ключей блока управлени  соединены с входаьш регистра вывода каждого коммутатора и с второй группой входов регистра текущего состо ни  блока приоритетного прерывани , входы второй группы ключей блока управлени  соединены с выходами входных информационных ключей каждого коммутатора и с второй группой выходов регистра управлени  блока приоритетного прерывани , третий выход первой группы выходов распределител  импульсов блока управлени  соединен с вторым входом первого элемента И/каждого коммутатора, четвертьм выход первой группы выходов распределител  импульсов блока управлени  соединен с вторым входом третьего элемента И каждого коммутатора , п тьй выход первой группы выходов распределител  импульсов блока управлени  соединен с первым входом регистра текущего состо ни  блока приоритетного прерывани , шестой выход первой группы выходов распределител  импульсов блока управлени  соединен с третьим входом элемента И блока приоритетного прерывани , седьмой выход первой группы выходов распределител  импул сов блока управлени  соединен с синхронизируюсцим входом триггера прерывани  блока приоритетного . прерывани , восьмой выход первой группы выходов распределител  импулсов блока управлени  соединен с первым управл ющим входом регистра управлени  блока приоритетного пре|рывани , дев тый выход первой группы выходов распределител  импульсов блока управлени  соединен с вторым управл ющим входом регистра управлени  блока приоритетного прерывани  первый выход которого соединен с вторым входом распределител  импульсов блока управлени , выходы выходных информационный ключей -го коммутатора соединены с информационными входами второй группы ключей -го решающего блока, информационные входы регистра ввода -го коммутатора и информационный вход триггера i -го блока запроса прерывани  соединены с выходами первой группы ключей -го решающего блока, входы второго дешифратора адреса -f -го коммутатора и входы дешифратора адреса -то блока запроса прерывани  соединены с выходами регистра адреса ч -го решающего блока, второй вход четвертого элемента И i -го коммутатора и второй вход элемента И -го блока запроса прерывани  соединены с третьим выходом второй группы выходов распределител  импульсов i -го решающего блока, второй вход второго элемента И , -го коммутатора соединен с четвертым выходо второй группы выходов распределител  импульсов i -го решающего блока, второй вход триггера запроса : -го коммутатора соединен с п тым выходом второй группы выходов распределител  импульсов f -го решающего блока выход триггера запроса -го коммутатора соединен с вторым входом распределител  импульсов i -го решающего блока, выход триггера V -го блока запроса прерывани  соединен с соответствующим, входом регистра запроса прерьшани  блока приоритетного прерывани , вход сброса триггера i -го блока запроса .прерывани  соединен с соответструн цим выходом дешифратора управлени  блока приоритетного прерьгоани ,втора  группа информационных входов регистра управлени  блока приоритетного прерывани  соеддинена с логическим нулем устройства.the output groups of the distribution | I impulses of the control unit are connected by the control input of the command counter of the control unit, the second output of the second group of outputs of the impulse distributor of the control unit is connected to the control input of the address register of the control unit, the third output of the second group of outputs of the distribution set of impulses of the control unit is connected control inputs of the first key group of the control unit; the fourth output of the second group of outputs of the pulse distributor of the control unit is connected to the control inputs of the second group of keys of the control unit, the fifth output of the second group of outputs of the distributor and Pulses of the control unit connected to the control input of the command register of the control unit, the sixth output of the second group of outputs of the pulse distributor of the control unit; Dinen from the control to the input of the register of the previous iteration of the control unit, the seventh output the second group of outputs of the pulse distributor of the control unit — with the control input of the adder of the control unit; the eighth output of the second group of outputs of the distributor of pulses of the head unit It is connected to the control register input of the current iteration of the control unit, the first group of inputs of the pulse distributor of the control unit is connected to the outputs of the decoder commands of the control unit whose inputs are connected to the outputs of the register of commands of the control unit, the outputs of the second group of keys of the control unit are connected to the inputs of pe. the command register, the previous iteration register, the first Inputs group of the register, the current iteration of the control unit, the outputs of the command counter of the control unit are connected | the inputs of the control unit's address register,; the outputs of the control Apple's previous iteration register are connected to the input; the first term of the adder of the control unit, the inputs of the second term of which are connected to the first group of outputs of the current iteration register of the control unit, the outputs of the adder of the control unit are connected to the second group inputs of the current iteration register of the control unit, the second group of outputs of which is connected to the information inputs of the first group of keys of the control unit, the outputs of the register of the control unit The slots are connected to the inputs of the first decoder address of each switch, the outputs of the first group of keys of the control unit are connected to the input register of the output of each switch and the second group of inputs of the register of the current status of the priority interrupt unit, the inputs of the second group of keys of the control unit are connected to the outputs of the input information keys of each switch and with the second group of outputs of the control register of the priority interrupt unit, the third output of the first group of outputs of the pulse distributor of the control unit with one with the second input of the first And / each switch, a quarter of the output of the first group of outputs of the pulse distributor of the control unit is connected to the second input of the third element And of each switch, the five output of the first group of outputs of the distributor of pulses of the control unit is connected to the first input of the current state register of the priority interrupt, the sixth output of the first group of outputs of the pulse distributor of the control unit is connected to the third input of the element AND block of the priority interrupt, the seventh output of the first A group of outputs of the impulse distributor of the control unit is connected to the synchronized input of the interrupt trigger of the priority block. interrupt, the eighth output of the first group of outputs of the pulse distributor of the control unit is connected to the first control input of the control register of the priority interrupt unit, the ninth output of the first group of outputs of the pulse distributor of the control block is connected to the second control input of the register of the priority interrupt unit whose first output is connected with the second input of the pulse distributor of the control unit, the outputs of the output information switches of the -th switch are connected to the information inputs of the second group of keys of the ith decision block, information inputs of the input register of the switch and information input of the trigger of the ith interrupt request block are connected to the outputs of the first group of keys of the ith decision block, inputs of the second address decoder of the –f switch, and addresses of the address decoder are then the interrupt request block is connected to the outputs of the address register of the h-th decision block, the second input of the fourth element AND switch i and the second input of the element AND of the interrupt request block are connected to the third output of the second group of outputs the pulse terminator of the i -th decision block, the second input of the second element of the AND switch, is connected to the fourth output of the second group of outputs of the pulse distributor of the i -th decision block, the second input of the request trigger: the -th switch is connected to the fifth output of the second pulse output distributor f-th decision block, the trigger request request switch output is connected to the second pulse distributor input of the i-th decision block, the trigger output of the V-th interrupt request block is connected to the corresponding one, the input register of the interrogator Errors of the preemptive interrupt block, the reset input of the trigger of the i th interrupt request block is connected to the corresponding output of the control decoder of the preemptive priority block, the second group of information inputs of the control register of the preemptive interrupt block is connected to the logical zero of the device.

Изобретение относитс  к цифровой вычислительной технике, а именно к устройствам дл  обработки цифровыхThis invention relates to digital computing, in particular to devices for processing digital

данных, и может быть использовано дл  решени  дифференциальных уравнений в частных производных. Известны устройства дл  решени  дифференциальных уравнений, содержащие решающие блоки, информационны св зи, коммутаторы, информационную шину, блок ввода-вывода, блок упрай лени , а каждый решающий блок содер жит микропроцессор, запоминающий блок, группы элементов ИЛИ Щ. Недостатком этих устройств  вл етс  ограниченна  пропускна  способность информационной шины, котора   вл етс  общей дл  всех решающих блоков и позвол ет осуществл ть загрузку и обмен между решающими блоками последовательно, что снижает общую производительность. Наиболее близким к предлагаемому  вл етс  устройство, содержащее решающие блоки, каждый из которых через соответствующий коммутатор. соединен двусторонними св з ми с информационной шиной, устройство управлени , соединенное двусторонними св з ми с устройством вводавывода и с Информационной шиной, а каждый решающий блок содержит регис ры чтени  и записи, ключи, узел/ св зи, микропроцессор, соединенный двусторонними св з ми с запоминающим устройством, подключенным соответствуюпщм входом и выходом к выходу решающего блока, соединенными коммутаторами, управл ющие входы каждого коммутатора соединены с соответствукмцими выходами устройства уп{эавлени  m . Недостатком этого устройства  вл етс  низка  производительность котора   вл етс  следствием того, что, с одной стороны, наличие общей управл ющей шины дл  включени -выкл чени  всех микропроцессоров обеспечивает только синхронный режим работы, а с другой стороны, наличие общей информационной шины, котора  св зывает между собой решаницие блоки, приводит к необходимости последовательного обмена информацией между решающими блоками, тогда как микропроцессоры, ожида  окончани  обмена, простаивают. Цель изобретени  - повышение пр изводительноетр устройства. - Поставленна  цепь достигаетс  тем, что в устройство дл  решени  дифференциальных уравнений, содержащее блок управлени , блок вводавывода , группу из К решающих блоков и группу из К коммута.оров, причем вход данных блока управлени  соединен с выходом блока ввода-вывода , выход результата блока управлени  соединен с информационным (ВХОДОМ блока ввода-вывода, блок управлени  содержит узел пам ти, ре- . гистр адреса, счетчик команд, регистр команд, дешифратор команд, при-iчем информационные выходы регистра команд соединены с входами дешифраiTopa команд,/каждый коммутатор содержит регистр ввода, регистр вывода , группу выходных информационных ключей, группу входных информационных ключей,, четыре элемента И, два дешифратора адреса и триггер запро;са , выходы регистра вывода каждого коммутатора соединены с информационными входами выходных информационных ключей, выходы регистра ввода каждого коммутатора соединены с информационными входами входных информационных ключейj выход первого элемента И каждого коммутатора соединен с входом синхронизации регистра вывода. и первым входом триггера запроса, выход второго элемента И каждого коммутатора соединен с управл ющ 1ми входами выходных информационных ключей, выход первого дешифратора адреса каждого коммутатора соединен с первыми входами первого и третьего элементов И, выход третьего элемента И коммутатора соединен с управл к цими входами входщ пс информационных ключей, выход второго дешифратора адреса каждого коммутатора соединен с первыми входами второго и четвертого элементов И, выход четвертого элемента И каждого коммутатора соединен с входом синхронизации регистра ввЪда, рещанщий блок содержит регистр результата итерации , распределитель импульсов, регистр левой точки, дешифратор команд , регистр коэффициента,суммаTop , регистр команду счетчие команд регистр правой очки, две группы ключей, две группы элементов И, групЬпу элементов ИЛИ, регистр адреса, узел пам ти, причем в каждом решающем блоке первьй выход первой rpynmJ выходов распределител  импульсов соединен с входом синхрониза1щи регистра коэффициента решающего блока, второй выход первой группы выходов распределител  импульсов решающего блока соедщнен со счетнымdata, and can be used to solve partial differential equations. Devices for solving differential equations are known, containing decision blocks, information links, switches, information bus, I / O block, and block, and each decider block contains a microprocessor, a memory block, or groups of elements OR. The disadvantage of these devices is limited bandwidth of the information bus, which is common to all crucial blocks and allows for the loading and exchange between crucial blocks in series, which reduces the overall performance. Closest to the present invention is a device containing decision blocks, each of which is through an appropriate switch. two-way communication with a data bus, a control device connected by two-way communications with an input-output device and an information bus, and each decision block contains records and records, keys, node / communication, a microprocessor connected by two-way communications with a storage device connected by the corresponding input and output to the output of the decision block, connected by switches, the control inputs of each switch are connected to the corresponding outputs of the unit {{evolution m. The disadvantage of this device is low productivity which is due to the fact that, on the one hand, the presence of a common control bus for turning on and off all microprocessors provides only a synchronous mode of operation, and on the other hand, the presence of a common information bus, which connects between each other, solving the blocks, necessitates the sequential exchange of information between the decision blocks, while the microprocessors, waiting for the end of the exchange, are idle. The purpose of the invention is to increase the device's wiring distance. - The delivered circuit is achieved by having a device for solving differential equations containing a control unit, an input-output unit, a group of K decision blocks, and a group of K switch.ors, with the data input of the control unit connected to the output of the I / O unit, the output of the result block control unit is connected to informational (INPUT of an I / O unit, the control unit contains a memory node, an address registrar, a command counter, a command register, a command decoder, then the information outputs of the command register are connected to the decoder inputs Topa commands / each switch contains input register, output register, group of output information keys, group of input information keys ,, four elements AND, two address decoder and trigger trigger; sa, outputs of the register of output of each switch are connected to information inputs of output information keys, the outputs of the input register of each switch are connected to the information inputs of the input information keys; the output of the first element AND of each switch is connected to the synchronization input of the output register. and the first input of the request trigger, the output of the second element AND of each switch is connected to the control inputs of the output information keys, the output of the first address decoder of each switch is connected to the first inputs of the first and third elements AND, the output of the third AND switch is connected to control inputs ps information keys, the output of the second decoder address of each switch is connected to the first inputs of the second and fourth elements And the output of the fourth element And each switch is connected to the input register register synchronization house, the deciding block contains the iteration result register, pulse distributor, left point register, command decoder, coefficient register, sum of Top, register command, counting commands register of right points, two groups of keys, two groups of elements AND, group of elements OR, address register , a memory node, in each decision block the first output of the first rpynmJ outputs of the pulse distributor is connected to the synchronization input of the register of the coefficient of the decision block, the second output of the first group of outputs of the distributor pulses deciding unit soedschnen with countable

входом счетчика команд решающего блока,/третий выход первой групйы выходов распределител  импульсов решающего блока соединен с входом синхронизации регистра адреса решающего блока, четвертьй выход первой группы выходов распределител  импульсов решающего блока соединен с ;управл к цими входами ключей первой :групш 1 решакнцего блока, п тый выход первой группы выходов распределител  импульсов решающего блока соединен с первыми входами элементов И первой группы решающего блока, шестой выход первой группы выходов распределител  импульсов решающего :блока соединен с первыми входами элементов И второй группы решающего блока, седьмой выход первой rpyniui выходов распределител  импульсов решающего блока соединен с управл ющими входами ключей второй групп . решающего блока, восьмой выход первой группы выходов распределител  импульсов решающего блока соединен с входом синхронизации регистра команд решающего блока, дев тый выход первой группы выходов распределител  импульсов решающего блока соединен с входом синхронизации регистра результата итерации решающего блока, дес тый выход первой группы выходов распределител  импулсов решающего блока соединен с входом синхронизахщи регистра левой точки решающего блока, одиннадцатый выход первой группы выходов распределител  импульсов решакнцего блока соединен с управл ющим входом сумматора решающего блока, двенадцатый выход первой группь выходов распределител  импульсов решающего блока соединен с входом синхронизации регистра правой точки решающего блока, перва  группа входов распре , делител  импульсов решакнцего блока соединейа с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы ключей второй группы решакщего блока соединены с информационными входам регистра коэффициента, регистра команд, регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока, выходы счетчика команд решакщего .the input of the command counter of the decision block, / the third output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input of the address register register of the decision block, the fourth output of the first group of outputs of the distributor of the decision block pulses is connected to; first, the first group of the decisive block; the first output of the first group of outputs of the pulse distributor of the decision block is connected to the first inputs of elements AND of the first group of the decision block; the sixth output of the first group of outputs of the distributor of impulses Solves: the block is connected to the first inputs of the elements of the second group of the decision block, the seventh output of the first rpyniui outputs of the distributor of pulses of the decision block is connected to the control inputs of the keys of the second group. the decision block, the eighth output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input of the register of commands of the decision block, the ninth output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input of the register of iteration of the decision block, the tenth output of the first group of outputs of the decision distributor pulses block is connected to the input of the synchronizer of the register of the left point of the decision block; the eleventh output of the first group of outputs of the pulse distributor is solved The block of the block is connected to the control input of the adder of the decision block, the twelfth output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input of the register of the right point of the decision block, the first group of inputs of the distributor, the pulse divider of the block of the command of the decision block whose inputs are connected with the outputs of the register of commands of the decision block, the outputs of the keys of the second group of the solving block are connected to the information inputs of the register of the coefficient, the register of commands, re the gistra of the right point, the first groups of information inputs of the register of the result of the iteration and the register of the left point of the decision block, the outputs of the command counter of the decisive one.

блока соединены с информационными входами регистра адреса решак цего блока, выходы регистра правой точки решающего блока соединены с входами первого слагаемого сумматора решающего блока, входы второго слагаемого которого соединены с информционными входами регистра левой точНи решающего блока, выходы сумматора решающего блока соединены с второй группой информационных входов регистра результата итерации решающего блока, перва  группа выходов которого соединена с второй группой информационш 1х входов регистра лево точки решающего блока, выходы регис ра коэффициента решающего блока соединены с вторыми входами элементов И первой группы решающего блока, втора  группа выходов регистра результата итерации решающего блока соединена с вторьми входами элементов И второй группы решающего блока выходы элементов И первой и второй Групп решающего блока соединены соответственно с первыми и вторыми входами элементов ИЛИ групп, выходы которых соединены с информационными входами ключей первой группы решающего блока, первый выход второ группы выходов распределител  импульсов решающего блока соединен с входом записи узла пам ти решающего блока, второй выход второй группы выходов распределител  импульсов решающего блока соединен с входом чтени  узла пам ти решающего блока, информационные входы ключей второй группы/решакщего блока соединены С выходами узла пам ти решающего блока, вькоды ключей первой группы решанлцего блока соединены с информционными входами узла пам ти решающего блока, выходы регистра адреса решающего блока соединены, с адресными входами узла пам ти решаницего блока, введены группа из К блоков запроса прерывани  и блок приоритетного прерывани , причем каждый блок запроса прерывани  содержит дешифратор адреса, элемент И, триг-; гер, выход дешифратора адреса блока запроса прерывани  соединен с первым входом элемента И блока запроса прерывани , выход которого соединен с синхронизирующим входом триггера блока запроса прерывани , блок приоритетного прерывани  с6держит регистр запроса прерывани . регистр текущего состо ни , дешифра тор приоритета, триггер блокировки, элемент ИЛИ, элемент И, триггер прерывани , регистр управлени , дешифратор управлени , выходы регистра запроса прерываний блока приоритетного прерывани  соединены с первой группой входов дешифратора приоритетов, с первой группой инфор ционных входов регистра управлени  и входами дешифратора управлени  блока приоритетного прерывани , пер группа выходов регистра текущего ,, состо ни  блока приоритетного преры вани  соединена с второй группой входов дешифратора приоритета блока приоритетного прерывани , выход которого соединен с первым входом элемента И блока приоритетного прер вани , второй вход которого соедине с вторым выходом регистра текущего состо ни  блока приоритетного прерывани , выход триггера блокировки блока приоритетного прерывани  соединен с первым входом элемента И блока приоритетного прерывани , вто рой вход которого соединен с выходом элемента ШТИ блока приоритетног прерывани ,/ выход элемента И блока приоритетного прерывани  соединен с информационным входом триггера прерывани  блока приоритетного прер вани , выход которого соединен с входом триггера блокировки и с синхронизирующим входом регистра управ лени  блока приоритетного, прерывани блок управлени  содержит две группы ключей, регистр предыдущей итерации сумматор, дешифратор команд, регист текущей итерации, распределитель импульсов, выходы регистра адреса блока управлени  соединены с адресньп-м входами узла пам ти блока, упра лени , выходы первой группы ключей блока управлени  соединены с информ ционными входами узла пам ти блока управлени , информационные выходы которого соединены с информационными входами второй группы ключей, первый выход первой группы выходов распределител  импульсов блока управлени  соединен с входом записи узла пам ти блока управлени , второ выход первой группы выходов распределител  импульсов блока управлени  соединен с входом чтени  узла пам ти блока управлени , первый выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющим входом счетчика команд блока управлени , второй выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющим входом регистра адреса блока управлени , третий выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющими входами первой группы ключей блока управлени , четвертый выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющими входами .второй группы ключей блока управлени , п тый выход второй группы выходов распределител  импульсов блока управлени  соединен с управл к цим входом регистра команд блока управлени , шестой выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющим входом регистра предыдущей итерации блока управлени , седьмой выход второй группы выходов распределител  импул сов блока управлени  соединен с управл ющим входом сумматора блока управлени , восьмой выход второй группы выходов распределител  импульсов блока управлени  соединен с управл ющим входом регистра текущей итерации блока управлени , перва  группа входов распределител  импульсов блока управлени  соединена с выходами дешифратора команд блока управлени , входы которого соединены с выходами регистра комаид блока управлени , выходы второй группы ключей блока управлени  соединега с входами регистра команд, регистра предыдущей итерации, первой группой входов регистра текущей итерации блока управлени , выходы счетчика команд блока управлени  соединены с входами регистра адреса блока управлени , выходы регистра предыдущей итерации блока згправлени  соединены с входами первого слагаемого сумматора блока управлени , входы второго слагаемого которого соединены с первой группой выходов регистр ра текущей итерации блока управлени , выходы сумматора блока управлени  . соединены с второй группой входов регистра текущей итерации блока управлени , втора  группа выходов которого соединена с информационными 9 входами первой группы ключей блока управлени , выходы регистра адреса блока управлени  соединены с входами первого дешифратора адреса каждого коммутатора, выходы первой группы ключей блока управлени  соединены с входами регистра вывода ка адого коммутатора и с второй группой: входов регистра текущего состо ни  блока приоритетного прерывани , входы/второй группы ключей блока управлени  соединены с выходами входных информационных ключей казкдого коммутатора и с второй группой выходов регистра управлени  блока приоритетного прерывани , третий выход первой группы выходов распределител  импуль сов блока управлени  соединен с вторым входом первого элемента И каждого коммутатора, четвертый выход первой группы выходов распределител  импульсов блока управлени  соединен с вторым входом третьего элемента И каждого коммутатора, п тый выход пер вой группы выходов распределител  импульсов блока управлени  соединен с первым входом регистра текущего состо ни  блока приоритетного прерывани , шестой выход первой грунпы выходов распределител  импульсов блока управлени  соединен е третьим I . .. входом элемента И блока приоритетного прерывани , седьмой выход первой группы выходов распределител  импуль сов блока управлени  соединен с синг хронизирующим входом -триггера прерывани  блока приоритетного прерыва .ни , восьмой выход первой группы выходов распределител  импульсов .блока управлени  соединен с первьм управл ющим входом регистра управу лени  блока приоритетного прерывани  |дев тый выход первой группы выходов распределител  импульсов блока уп|равлени  соединен.с- вторым управл ющим входом регистра управлени  , блока приоритетного прерывани , первый выход которого соединен с вторым входом распределител  импульсов блока управлени , выходы выходных информационных ключей v -го ком .мутатора соединены с информационными входами второй группы Ключей I -го решающего блока, информационные входы регистра ввода i -го коммутатора и информационный вход триггера -го блока запроса прерывани  соединены с выходами первой 910 группы ключей . -го решающего блока, входы второго дешифратора адреса -го коммутатора и входы дешифратора адреса i -го блока запроса прерывани  соединены с выходами регистра адреса -го решающего блока, второй вход четвертого элемента И i -го коммутатора и второй вход элемента И -го блока запроса прерывани  соединены с третыш выходом второй группы выходов распределител  импульсов -го решающего блока, второй вход второго элемента И 1 -го коммутатора соединен с четвертым выходом второй группы выходов распределител  импульсов i -го ; решающего блока, второй вход триггера запроса i -го коммутатора соединен с п тым выходом второй грудпы выходов распределител  импульсов ( -го решающего блока, выход триггера запроса -го коммутатора соединен с вторым входом распределител  импульсов 1 -го решающего блока, ; выход триггера -го блока запроса прерьшани  соединен с соответствующим входом регистра запроса прерывани  блока приоритетного прерыва- . ни , вход сброса триггера jj -го  блока запроса прерывани  соединен с соответствующим выходом дешифратора управлени  блока приоритетного прерывани , втора  группа информационных входов регистра управлени  блока приоритетного прерывани  соединена с логическим нулем устройства. На фиг, 1 предста,влена структурна  схема предлагаемого устройства} на фиг. 2 - блок запроса прерывани ( на фиг. 3 - блок приоритетного прерьгаани / на фиг. 4 - блок управлени ,« на фиг. 5 - коммутаторJ на фиг. 6 - решакш ий блок на фиг. 7 буфер ввода-вывода блока управлени { на фиг. 8 - буфер ввода-вывода решающего блока , на фиг. 9 - алгоритм работы устройства на примере метода простой итерацииi на фиг. 10 алгоритм работы блока управлени  в режиме чтени ; на фиг. 11 - алгоритм работы блока управлени  в режиме вычислени  нев зки/ на фиг. 12 - алгоритм работы решающего блока на фиг. 13 - диаграмма, шшюстрирукица  работу устройства. ; Устройство дл  решени  дифференциальных уравнений (фиг. 1), содержит блок 1 вводы-вывода, блок 2 управлени , коммутаторы 3(1)-3( К), решающие блоки 4(1)-4(Х ), блоки 5(1)-5(К) запроса прерывани , блок приоритетного прерывани , системные адресные шины 7, системные выходные информационные шины 8, системные входные информационные шины 9, системные выходные управл ющие шины 10, системную входную шину 11, внут ренние по отношению к решающему блоку 4 входные информационные шины 12,выходные информационные шины 13,адресные шины 14, выходные упра л ющие шины 15, входную управл ющую ;шину 16, входные управл ющие шины :Ч7(1)-17( К) и выходные управл ющие шины 18(1)-18( К). Блок 5 запроса прерывани  (фиг. содержит дешифратор 19 адреса, элемент И 20, триггер 21. Блок 6 приоритетного прерывани  (фиг. 3) содержит регистр 22 запрос прерывани , регистр 23 текущего состо ни , дешифратор 24 приоритета триггер 25 блокировки, элемент ИЛИ 26, элемент И 27, триггер 28 прерывани , регистр 29 управлени , дешифратор 30 управлени . Блок 2 управлени  (фиг. 4 и 7) содержит узел 31 пам ти, регистр 32 адреса, буфер 33 ввода-вывода, груп пу ключей 33(1) и 33(2), регистр 34предьщущей итерации, счетчик 35команд, регистр 36 команд, сумма тор 37, дешифратор 38 команд, регистр 39 текущей итерации, распределитель 40 импульсов. Коммутатор 3 (фиг. 5) содержит дешифратор 41 адреса, регистр.42 вывода, ключи 43, элемент И 44, элемент И 45, ключи 46, регистр 47 ввода, элемент И 48, дешифратор 49 адреса, элемент И 50, триггер 51 Решающий блок 4 (фиг. 6 и 8) содержит регистр 52 результата итер ции, распределитель 53 импульсов, регистр 54 левой точки, дешифратор 55 команд, регистр 56 коэффициента сумматор 57, регистр 58 команд, счетчик 59 команд, регистр 60 право точки, буфер 61 ввода-вывода - две группы элементов И 61(1), 61(2), группу элемент9в 61(3), две группы ключей 61(4), 61(5), регистр 62 адреса, узел 63 пам ти. Блок 2 управлени  через системны адресные шины 7, системные выходные информационные шины 8, системные входные информационные пганы 9, системные управл ющие шины 10 соединен с коммутаторами 3(1)-3(К). Каждый решаю1ций блок 4 через выходные информационные шины 13, адресные шины 14, выходные управл ющие шины 15 соединен с коммутатором 3, блоком 5 запроса прерывани . Кроме того, решающий блок 4 через входные информационные шины 12 и управл ющую шину 16 соединен с коммутатором 3. Блок 6 приоритетного прерывани  через входные управл ющие шины 17(1)-17(k) и выходные управл ющие шины 18х1)-18( ) соединен с блЬками запросов прерывани  5(1)-5(k)i а через системные информационные шины 8, 9 и системные управл ющие шины 10, 11 - с блоком 2 управлени , который, в свою очередь, соединен с блоком 1 ввода-вывода. Устройство работает следукщим образом. В исходном состо нии устройство подготовлено к работе, т.е. в системной пам ти блока 2 управлени  и узлах 63(1)-63(К) пам ти блоков ,4(1)-4(К ) записаны управл юпще программы (они могут быть в ПЗУ). рассмотрим работу устройства на примере решени  одномерного уравнени  параболического типа 3U Bu 81 Зх заданного на единичном отрезке (О 4 X . 1), аппроксимируемого .методом конзчных разностей tt J-tl uu,-2ui Дл  метода простой итерации t(m1 „ Г, и , -2, -номер итерации; -временной шаг -координатный шаг. (. I lm+-i нев зка. Алгоритм решени  методом простой итерации приведен на фиг. 9. 3 Решение задачи включают следующие этапыJ загрузку исходньк данных (коэффициентов, значений граничных условий и т.д.), из блока 1 вводавывода в узел 31 пам ти блока 2 управлени i решение исходного уравнени  в решающих блоках 4(1)-4(1с ) под управлением блока 2J выдачу полу ченного результата из узла 31 пам ти блока 2 управлени  в блок 1 ввода-вывода . Блок 2 управлени  вырабатывает по шине 7 адрес коммутатора 3(1) первого решающего блока, по управл ющей шине 10 - сигнал Запись УВВ (ЗП УВВ), ПОкоторому слово из узла 31 пам ти блока 2 управлени  по информационной щине 8 записываетс  в регистр 42 вывода (фиг. 5). При этом в триггере 51 устанавливаетс  1, котора  в виде запроса по шине 16 поступает в решающий блок 4(1). По сигналу с шины 16 решающий блок 4(1) обращаетс  к комму татору 3(1) как к внешнему устройству , считывает информацию с регист ра 42 вывода через ключи 43 по шине 12(1) в узел 63(1) пам ти и по шине 15 (сигнал СВР) сбрасывает триггер 51 в исходное состо ние. Аналогично вс  исходна  информаци  (коэффициенты , значени  граничных условий) загружаетс  в узел 63(1) пам ти пер вого решающего блока 4(1), которыйпоследней командой передаваемого массива запускаетс  навыполнение .; первой итерации в соответствии с формулой (3). Затем блок 2 управлени  перекачиваетс  через коммутатор 3(2) к второму решающему блоку 4(2), загружает исходной информацией узел 63(2) пам ти и передает управление решающему блоку 4(2), которьш начинает выполн ть собствен ную программу по формуле (3), а в это врем  блок 2 управлени  переклю чаетс  к следующему блоку 4 и, таки образом, все 1( решающих блоков 4 со смещением во времени параллельно выполн ют программы первого итерационного цикла (алгоритм работы решающего устройства блока 4 приведен на фиг. 12). Взаимодействие блока 2 управлени  с блоками 4(1) и 4(К ) осуществл етс  синхронно, т.е. по принципу запрос-ответ. После того, как выполнено решение в любом из решающих блоков 4 в первом 49IA итерационном цикле, решающий блок 4 сообщает об этом блоку 2 управлени . Дл  этого решающий блок 4 записывает результат в регистр 47 коммутатора 3 и выставл ет на шинах 14 адрес блока 5 запроса прерывани , на шинах 13 - соответствующий блоку 5 запроса прерьгеаци  код и по управл ющему сигналу ЗП УВВ (шина 15) через дешифратор 19 адреса (фиг. 2) и элемент И 20 устанавливает в триггере 21 запрос прерывани , который по шине 18 передаетс  блоку 6 приоритетного прерывани . По запросу прерывани  в блоке 6 приоритетного прерывани  формируетс  код, соответствующий данному решающему блоку 4, тот код по шине 9 передаетс  в блок 2 управлени , который подключаетс  через соответствующий коммутатор 3 к соответствующему блоку 4 и по сигналу ЧТ УВВ (шина 10) через ключи 46 и информационные шины 9 считывает результат первой итерации из регистра 47 ввода в узел 31 пам ти. Блок 6 формирует по шине 17 сигнал, который сбрасывает триггер 121 блока 5 в исходное состо ние. Более подробный алгоритм работы ;блока 2 управлени  в режиме чтени  из решающего блока 4 приведен на фиг. 10. i Далее, таким же образом, принимаютс  полученные на первой итерации значени  остальных блоков 4 в бу- . ферную область пам ти блока 2 управлени , причем управл юща  программа блока 2, недожида сь окончани  вычислений во всех блоках 4, отслеживает окончание работы соседних блоков 4, и, как только результат оказываетс  в буфершэй области, осуществл ет перезагрузку полученной информации в освободившиес  решающие блоки 4 дл  выполнени  следующей итерации, в то врем  как остальные блоки 4 заканчивают текущую итерацию. Таким образом, последовательно оставшиес  блоки 4 перехо1 вьшолнению следующей интерации. Каждый раз перед переходом к еледующей итерации блок 2 управлени  в соответствии с алгоритмом работы, приведенным на фиг. 11, и формулой (4) вычисл ет нев зку , Описанный итеративный процесс повтор етс  до тех пор, пока не будут получены значени  функции дл the block is connected to the information inputs of the address register of the block, the outputs of the register of the right point of the decision block are connected to the inputs of the first term of the adder of the decision block, the inputs of the second term of which are connected to the information inputs of the register of the left point of the decision block, the outputs of the adder of the decision block are connected to the second group of information inputs register of the result of the iteration of the decision block, the first group of outputs of which is connected to the second group of informational 1x inputs of the register of the left point of the decisive the block, the outputs of the register of the decision block are connected to the second inputs of the elements of the first group of the decision block, the second group of outputs of the register of the result of the iteration of the decision block is connected to the second inputs of the elements of the second group of the decision block, outputs of the elements of the first and second groups of the decision block are connected respectively to the first and the second inputs of the elements OR of the groups, the outputs of which are connected to the information inputs of the keys of the first group of the decision block, the first output of the second group of outputs of the impulse distributor The second output of the second group of outputs of the pulse distributor of the decision block is connected to the read input of the memory of the decision block, the information inputs of the keys of the second group / solver block are connected to the outputs of the memory node of the decision block, codes the keys of the first group of the decision block are connected to the information inputs of the memory node of the decision block, the outputs of the address register register of the decision block are connected, with the address inputs of the memory node of the decision block, a group is entered from K interrupt request blocks and a preemptive interrupt block, each interrupt request block containing an address decoder, the element AND, trig; The ger, the output of the address decoder of the interrupt request block is connected to the first input of the AND element of the interrupt request block, the output of which is connected to the synchronization input of the trigger of the interrupt request block, the preemptive block c6 holds the interrupt request register.  the current status register, the priority decoder, the lock trigger, the OR element, the AND element, the interrupt trigger, the control register, the control decoder, the outputs of the interrupt request register of the priority interrupt unit are connected to the first group of inputs of the priority decoder, with the first group of information inputs of the control register and the inputs of the control decoder of the priority interrupt unit, the per group of outputs of the register of the current state of the priority interruption unit is connected to the second group of inputs of the decoder pr the priority of the priority interrupt unit whose output is connected to the first input of the AND element of the priority interruption unit, the second input of which is connected to the second register output of the current status of the priority interrupt unit, the output of the blocking trigger of the priority interrupt unit is connected to the first input of the AND element of the priority interrupt unit, second The swarm of whose input is connected to the output of the STI element of the priority interrupt block, the output of the element AND of the priority interrupt block is connected to the information input of the trigger interrupt the priority interrupt unit, the output of which is connected to the lock trigger input and the synchronization input of the priority control register register; the control unit contains two key groups, the previous iteration register, adder, command decoder, current iteration register, pulse distributor, block address register outputs control units are connected to the address inputs of the memory node of the block, control, outputs of the first group of keys of the control block are connected to the information inputs of the memory node of the control block, information Formation outputs of which are connected to information inputs of the second group of keys, the first output of the first group of outputs of the pulse distributor of the control unit is connected to the write input of the memory node of the control unit, the second output of the first group of outputs of the distributor of pulses of the control unit is connected to the input input of the memory node of the control unit, first the output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the command counter of the control unit; the second output of the second group of outputs is distributed divisor control block pulses coupled to the control input of the register address of the control unit, the third output of the second distributor group control unit outputs pulses is connected with the control inputs of the first group of keys of the control unit, fourth output of the second group of outputs pulse distributor control unit connected with the control inputs. The second group of keys of the control unit, the fifth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the command register of the control unit, the sixth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the register of the previous iteration of the control unit, the seventh output of the second group of impulse distributor outputs of the control unit connected to the control input of the adder of the control unit, the eighth output of the second group of outputs of the pulse distributor the control locator is connected to the control input of the current iteration register of the control unit, the first group of inputs of the pulse distributor of the control unit is connected to the outputs of the decoder of commands of the control unit whose inputs are connected to the outputs of the register of the control unit comaids, the outputs of the second group of keys of the control unit of the connector of the command register register, the previous iteration register, the first group of inputs of the current iteration register of the control unit, the outputs of the command counter of the control unit are connected to the inputs of the address register the control unit, the outputs of the previous iteration register of the control unit are connected to the inputs of the first adder of the control unit, the inputs of the second addend of which are connected to the first group of outputs of the control unit's current iteration register, the outputs of the adder of the control unit.  connected to the second group of inputs of the current iteration register of the control unit, the second group of outputs of which is connected to the information 9 inputs of the first group of keys of the control unit, the outputs of the address register of the control unit are connected to the inputs of the first address decoder of each switch, the outputs of the first group of keys of the control unit are connected to the inputs of the register the output of each switch and with the second group: the inputs of the current state register of the priority interrupt unit; the inputs / second group of keys of the control unit are connected with the outputs of the input information keys of the switch and the second group of outputs of the control register of the priority interrupt unit, the third output of the first group of outputs of the pulse distributor of the control unit is connected to the second input of the first element AND of each switch, the fourth output of the first group of outputs of the pulse distributor of the control unit is connected to the second the input of the third element AND of each switch, the fifth output of the first group of outputs of the pulse distributor of the control unit is connected to the first input of the second the current state of the priority interrupt unit; the sixth output of the first ground of the outputs of the pulse distributor of the control unit is connected by the third I.     . .    the input element AND the priority interrupt unit, the seventh output of the first group of outputs of the pulse distributor of the control unit is connected to the synchronizing input of the trigger for interrupting the priority interrupt unit. Nor, the eighth output of the first group of outputs of the pulse distributor. the control unit is connected to the first control input of the control register of the priority interrupt unit | the ninth output of the first group of outputs of the pulse distributor of the control unit is connected. with the second control input of the control register, the priority interrupt unit, the first output of which is connected to the second input of the pulse distributor of the control unit, the outputs of the output information keys v-com. the mutator is connected to the information inputs of the second group of keys of the i -th decision block, the information inputs of the input register of the i -th switch and the information input of the trigger of the ith interrupt request block are connected to the outputs of the first 910 group of keys.  th decision block, the inputs of the second address decoder of the switch of the i switch and the inputs of the address decoder of the i block of the interrupt request block are connected to the outputs of the register of the address of the th switch block, the second input of the fourth element of the i switch and the second input of the element of the And block of the request interrupts are connected to the third output of the second group of outputs of the pulse distributor of the ith decisive block, the second input of the second element of the 1st switch is connected to the fourth output of the second group of outputs of the pulse distributor of the i th; of the decision block, the second input of the request trigger for the i -th switch is connected to the fifth output of the second pile of outputs of the pulse distributor (the -th decision block, the output of the request switch trigger of the -th switch is connected to the second input of the pulse distributor of the 1st decision block,; output of the switch of the -th the block of the interruption request is connected to the corresponding input of the register of the interrupt request block of the priority interruption-  Nor, the reset input of the trigger jj of the interrupt request block is connected to the corresponding output of the control decoder of the priority interrupt block, the second group of information inputs of the control register of the priority interrupt block is connected to the logical zero of the device.  FIG. 1 shows the structural scheme of the device proposed in FIG.  2 — interrupt request block (in FIG.  3 - priority priority block / in FIG.  4 — control unit, “in FIG.  5 is a switchJ in FIG.  6 shows the resolved block in FIG.  7, an input / output buffer of a control unit {in FIG.  8 — input-output buffer of the decision block; FIG.  9 shows the algorithm of operation of the device by the example of the simple iteration method i in FIG.  10 algorithm of operation of the control unit in the read mode; in fig.  11 shows the algorithm of operation of the control unit in the computing mode of the lug / in FIG.  12 shows the algorithm of operation of the decision block in FIG.  13 is a diagram showing the operation of the device.  ; A device for solving differential equations (Fig.  1) contains an I / O block 1, a control block 2, switches 3 (1) -3 (K), decision blocks 4 (1) -4 (X), blocks 5 (1) -5 (K) of the interrupt request, priority interrupt unit, system address buses 7, system output information buses 8, system input information buses 9, system output control buses 10, system input bus 11, internal information buses 12, internal to the decision block 4, output information buses 13 , address bus 14, output control bus 15, input control; bus 16, input control bus: P7 (1) -17 (K) and output control bus 18 (1) -18 (K).  Interrupt request unit 5 (FIG.  contains the address decoder 19, the element And 20, the trigger 21.  Preemption block 6 (FIG.  3) contains the interrupt request register 22, the current state register 23, the decoder 24 of the priority blocking trigger 25, the OR element 26, the AND element 27, the interrupt trigger 28, the control register 29, the control decoder 30.  Control unit 2 (FIG.  4 and 7) contains memory node 31, address register 32, input / output buffer 33, key group 33 (1) and 33 (2), 34 preceding iteration register, command counter 35, command register 36, sum of torus 37, decoder 38 commands, the register 39 of the current iteration, the distributor 40 pulses.  Switch 3 (FIG.  5) contains the address decoder 41, register. 42 pins, keys 43, element 44, element 45, keys 46, input register 47, element 48, address decoder 49, element 50, trigger 51 Solving unit 4 (FIG.  6 and 8) contains the iteration result register 52, pulse distributor 53, left point register 54, command decoder 55, coefficient 56 register adder 57, command register 58, command counter 59, point register 60 right point, I / O buffer 61 groups of elements And 61 (1), 61 (2), group element 9 in 61 (3), two groups of keys 61 (4), 61 (5), address register 62, memory node 63.  The control unit 2 is through system address buses 7, system output information buses 8, system input information boards 9, system control buses 10 connected to switches 3 (1) -3 (K).  Each decision block 4 is connected via output information buses 13, address buses 14, output control buses 15 connected to a switch 3, an interrupt request block 5.  In addition, decision block 4 is connected via input information buses 12 and control bus 16 to switch 3.  The priority interrupt block 6 is connected via input control buses 17 (1) -17 (k) and output control buses 18x1) -18 () to interrupt request 5 (1) -5 (k) i through system information buses 8 , 9 and system control buses 10, 11 - with control unit 2, which, in turn, is connected to input / output unit 1.  The device works as follows.  In the initial state, the device is prepared for operation, t. e.  in the system memory of the control unit 2 and in the units 63 (1) -63 (K) of the memory of the blocks, 4 (1) -4 (K) are recorded in the program control (they can be in the ROM).  Let us consider the operation of the device by the example of solving a one-dimensional equation of the parabolic type 3U Bu 81 3x given on a unit segment (O 4 X.  1), approximable. by the method of short-range differences tt J-tl uu, -2ui For the method of simple iteration t (m1 „Г, and, -2, is the iteration number; -time step — coordinate step.  (.  I lm + -i nevka.  A simple iteration algorithm is shown in FIG.  9.  3 The solution of the problem includes the following stages: loading of source data (coefficients, values of boundary conditions, etc.). d. ), from input block 1 to memory block 31 of control block 2, solving the original equation in decision blocks 4 (1) -4 (1c) under control of block 2J, outputting the result from the memory block 31 of control block to input block 1 - withdrawal.  The control unit 2 generates the address of the switch 3 (1) of the first decision unit via bus 7, a control signal 10 on the control bus 10 — a UVB write signal, the word from the memory unit 31 of the control unit 2 is written to the output register 42 (FIG.  five).  In this case, the trigger 51 is set to 1, which as a request on the bus 16 enters the decision block 4 (1).  The signal from bus 16 decisive block 4 (1) accesses switch 3 (1) as an external device, reads information from output register 42 through keys 43 via bus 12 (1) to memory 63 (1) and Bus 15 (CBP signal) resets the trigger 51 to its initial state.  Similarly, all of the original information (coefficients, values of the boundary conditions) is loaded into the memory unit 63 (1) of the first decision block 4 (1), which is executed in the last command of the transmitted array. ; the first iteration in accordance with formula (3).  Then the control unit 2 is pumped over through the switch 3 (2) to the second decision unit 4 (2), loads the source information with the memory unit 63 (2) and transfers control to the decision unit 4 (2), which starts the execution of its own program using the formula ( 3), and at this time the control block 2 is switched to the next block 4 and, similarly, all 1 (the decisive blocks 4 with a time shift parallelly execute the programs of the first iteration cycle (the algorithm of the operation of the decider of block 4 is shown in FIG.  12).  The interaction of control block 2 with blocks 4 (1) and 4 (K) is carried out synchronously, t. e.  on the principle of request-response.  After the solution has been executed in any of the decision blocks 4 in the first 49IA iteration cycle, the decision block 4 reports this to the control block 2.  For this, the decision block 4 writes the result to the register 47 of the switch 3 and places the address of the interrupt request block on buses 14, the code corresponding to block 5 on the buses 13 and the control signal of the RFC UVB (bus 15) via the address decoder 19 (address FIG.  2) and the AND element 20 sets in the trigger 21 an interrupt request, which is transmitted via the bus 18 to the priority interrupt unit 6.  Upon the interrupt request, in block 6 of the priority interrupt a code is generated that corresponds to this decision block 4, that code is transmitted via bus 9 to control block 2, which is connected via the corresponding switch 3 to the corresponding block 4 and via the signal CHT UVB (bus 10) via keys 46 and the information bus 9 reads the result of the first iteration from the input register 47 to the memory unit 31.  Block 6 generates a signal on bus 17 that resets trigger 121 of block 5 to the initial state.    A more detailed operation algorithm; the control unit 2 in the read mode of the decision unit 4 is shown in FIG.  ten.  i Next, in the same way, the values of the remaining blocks 4 in the bu- are obtained at the first iteration.  The management memory area of control block 2, the control program of block 2, not waiting for the calculations in all blocks 4, to track the end of the work of neighboring blocks 4, and as soon as the result is in the buffer area, reloads the received information into the free-standing decision blocks 4 to perform the next iteration, while the remaining blocks 4 complete the current iteration.  Thus, the remaining blocks 4 are sequentially executed in the next interaction.  Each time, before proceeding to the next iteration, the control unit 2 is in accordance with the operation algorithm shown in FIG.  11, and formula (4) calculates the residual. The iterative process described is repeated until the values of the function for

151134949151134949

каждого узла с заранее заданной точ- л ет повысить производительность устностью .ройства за счет организации асинхронТаким образом, введение новых ного взаимодействи  решающих блоков функциональных блоков и св зей позво- (фиг. 13).each node with a predetermined point to improve the performance of verbality of the device by organizing asynchronously. Thus, the introduction of new interactions between crucial blocks of functional blocks and connections allows- (Fig. 13).

WZJWzj

f6 Ш13f6 Ш13

Фиг.22

В/юк lyui afifawno 1у еры8ани  6V / Uk lyui afifawno 1u ers8ani 6

PttiJPttij

.j.j

7 8 9 W7 8 9 W

k k k k

6m t/праёлени  26m t / rule 2

J/J /

Т T

J/Z/LJ / z / l

JJJj

J2J2

. M-ebtB. M-ebtB

Й///аTh /// a

JcfJcf

3636

J(J (

L.L.

ФигЛFy

////

f f

K1K1

У7:у5Y7: Y5

jyf/звjyf / star

t.t.

nlnl

cc

J7J7

чh

JCJc

aa

Решающие/ 5/1ок Decisive / 5 / 1ok

Шина обода-быбода Tire rim

Шины Ввода-бывоВа Фиг.Busbars byvoba FIG.

ода61oda61

II

VV

II

Фиг.ВFIG. B

( Вход 3(Entry 3

.. .... - - Загрудка 8 t/зел пам ти 6J i решающего Ьпока if Споком траблкни  2 .. .... - - Zgrudka 8 t / green memory 6J i decisive b if so Spock Trouble 2

- i,(fn) ,(in) ({функции U{ uUl V- i, (fn), (in) ({functions U {uUl V

полувоенных соответс/пбенно uj i-f-1 и / - / решающих бпикоб paramilitary respectively / paraben uj i-f-1 and / - / decisive cost

Вычисление §5/10ке (по формуле 3) мочени  Ul и хран тс  f узле пам ти 6дДанного The calculation of §5 / 10ke (according to formula 3) of urine Ul and is stored in the f 6 dD memory node

f/epedat a вы исленного значени  8 $лок у про6лени   2f / epedat a you wounded value of $ 8 lok at production 2

Вы исление § 5локе 2 поYou are understanding of § 5, clause 2 to

формуле ()не8 зки, dHat/ение функции хран щеес  8 узле пам ти 31the formula () is non-verbose, dHat / e function stored 8 memory node 31

НетNot

1one

Свход JMatch j

сть запрос ь/ёани  на шине p request on the bus

ffo cmpo5upyHiu4efft/ ct/гналу РПРЕ (из блока 21 запрос принимаетс  S SnoK 6ffo cmpo5upyHiu4efft / ct / turn of the DPR (from block 21, the request is received by S SnoK 6

ffo cuHXpOHUdupyfOtueftfi/ i/fifry/nr ci/ Ш/ на йьтде Тг 28 про вл етс  сигнал, по которону с Вь/хода схемы 22 код источника прерывани  записываетс  о Рл29. Этот код поступает на 8х, deututffpamopa JO и (формирует по и/с/не Г7с5рос Тг.21 5лока 5.ffo cuHXpOHUdupyfOtueftfi / i / fifry / nr ci / W / on the yr Tg 28 shows a signal that, from V / of circuit 22, the source code of the interrupt is written to RL29. This code arrives at 8x, JO and deututffpamopa and (forms on and / s / not G7c5ros Tr.21. 5 blocks 5.

С Выхода ()Рг 29 сигнал прерыВание (ПРЕ) поступает В 5пок 2 по шине 11From the Output () Pr 29, the interrupt signal (PRE) is sent to 5pock 2 via the bus 11

S ответ блок 2 по шине W (рорнирует сигнал по тбержденив прерывани  (fJfJPE). По cmpoSupytoutefft/ cuwant/ прием код с Рг 29 Выдаетс  по шине 9 В блок 2S response is block 2 on the W bus (cancels the signal on interrupt alarm (fJfJPE). On cmpoSupytoutefft / cuwant / receive code with Pr 29 It is output on the 9 V bus block 2

/ffOfc 2 cwmbiBaem..; tit/№t/3 ключи 6 u/wy 3 tf JanucbiBaem д узел пам ти J1/ ffOfc 2 cwmbiBaem ..; tit / #t / 3 keys 6 u / wy 3 tf JanucbiBaem d node J1

( dixod (dixod

Нет 18 Да Фи1,ЮNo 18 Yes Fi1, Yu

с лобные обозначени : УП -узел пам ти Pnn-pewcfnp предыдущей итераци(/with frontal notation: UE-memory node Pnn-pewcfnp of the previous iteration (/

РТИ-регистр текущей итерац1/1/ ССум аторRTI-register current iterats1 / 1 / SSum ator

Фиг.1111

Условные oSoMoveHujt:Conditional oSoMoveHujt:

J/Пузел пам ти 63J / Memory card 63

РЯТ--регистр jieBoa /aovKt/ 69RNAT - register jieBoa / aovKt / 69

Pftr-регистр правой moufo/ Sf Pftr-register right moufo / Sf

регистр KO9f y uiiiiemna JS  register KO9f y uiiiiemna JS

PP регистр ре ь юта u/nepattoufgPP register re uta u / nepattoufg

CtyHMumopSJCtyhmumopsj

ЙП./2Jp / 2

ПускStart

ПускStart

mfi)Lmfi) l

РВЩщRVSSCH

шsh

ffP kffPE ЛРffP kffPE LR

kf7pekf7pe

Фиг.1313

Claims (1)

УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, блок ввода-вывода, группу из К решающих блоков и группу из К коммутаторов, причем вход данных блока управления соединен с выходом блока ввода-вывода, выход результата блока управления соединен с информационным входом блока, ввода-вывода, блок управления содержит узел памяти, регистр адреса, счетчик Команд, регистр команд, дешифратор команд, причем информационные выходы регистра команд соединены с входами дешифратора команд каждый коммутатор содержит регистр ввода, регистр вывода, группу выходных информационных ключей, группу входных информационных ключей, четыре элемента И, два дешифратора адреса и триггер запроса, в каждом коммутаторе выходы регистра вывода кал(цого коммутатора соединены с информационными входами выходных информационных ключей коммутатора, выходы регистра ввода каждого ком мутатора соединены с информационными входами входных информационных ключей, выход первого элемента И каждого коммутатора соединен с входом синхронизации регистра вывода и первым входом триггера запроса, выход второго элемента И -каждого коммутатора соединен с управляющими входами выходных информационных ключей, выход первого дешифратора адреса каждого коммутатора·соединен с первыми входами первого и третьего элементов И, выход третьего элемента И соединен с управляющими входами входных информационных ключей, выход второго дешифратора адреса каждого коммутатора соединен с первыми входами второго и четверто го элементов И, выход четвертого элемента И каждого коммутатора соединен с входом синхронизации регист- S ра ввода, решающий блок содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор -команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в каждом решающем блоке первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока, -второй выход первой группы выходов распределителя импульсов решающего блока соединен со счетным входом счетчика команд решающего блока, третий выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра адреса решающего блока, четвертый выход первой группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей первой группы решающего блока, пятый выход первой/, группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И первой группы решающего блока, шестой выход первой группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И второй группы решающего блока, седьмой выход первой группы выходов распределителя импульсов, решающего блока соединен с управляющими входами ключей второй группы решающего блока, восьмой выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра команд решающего блока, девятый выход первой группы выходов распределителя импульсов решающего бло- . ка соединен с входом синхронизации регистра результата итерации решающего блока, десятый выход пер- вой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра левой точки решающего блока одиннадцатый выход первой группы выходов распределителя импульсов решающего· блока соединен с управляющим входом сумматора решающего блока, двенадцатый выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра правой точки решающего блока, пёрвая группа входов распределителя импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы ключей второй группы решающего блока /соединены с информационными входами регистра коэффициента, регистра команд, регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока, выходы счетчика команд решающего блока соединены с информационными входами регистра адреса решающего блока, выходы регистра правой точки решающего блока соединены с входами первого слагаемого сумматора решающего блока, входы второго слагаемого которого соединены с информационными входами регистра левой точки решающего блока, выходы сумматора решающего блока соединены с второй группой информационных входов регистра результата итерации решающего блока, правая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока, выходы регистра коэффициента решающего блока соединены с вторыми входами элементов Й первой группы решающего блока, вторая группа выходов регистра результата итерации решающего блока соединена с вторыми входами элементов И второй группы решающего блока, выходы элементов И первой и второй групп решающего блока соединены соответственно с первыми и вторыми входами элементов ИЛИ групп, выходы которых соединены с информа- Ί ционными входами ключей первой группы решающего блока, первый выход ^второй группы выходов распределителя импульсов решающего блока соединен с входом записи узла памяти решающего блока, второй выход второй группы выходов распределителя импульсов решающего блока соединен с ^входом чтения узла памяти решающего блока, информационные входы ключей второй группы решающего блока соединены с выходами узла памяти решающего блока, выходы ключей первой группы решающего блока соединены с информационными входами узла памяти решающего блока, выходы регистра адреса решающего блока соединены с адресными входами узла памяти решающего блока, отличающееся тем, что, с целью повьвпения Производительности, в него введены группа из К' блоков запроса прерывания и блок приоритетного прерывания, причем каждый блок запроса пре' рывания содержит дешифратор адреса, элемент И, триггер, выход дешифратора адреса блока запроса прерыва•ния соединен с первым входом элемента И блока запроса прерывания, выход которого соединен с. синхронизирующим входом триггера блока Запроса прерывания, блок приоритетного прерывания содержит регистр ^запроса прерывания, регистр текуще го состояния, дешифратор приоритета, триггер блокировки, элемент ИЛИ,’ элемент И, триггер прерывания, регистр управления, дешифратор управления, выходы регистра запроса прерываний блока приоритетного прерывания соединены с первой группой входов дешифратора приоритетов, с первой группой информационных входов регистра управления и входами дешифратора управления блока приоритетного прерывания, первая группа выходов регистра текущего состояния блока приоритетного прерывания соединена с второй группой входов дешифратора приоритета блока приоритетного прерывания , выход которого соединен с первым входом элемента И блока приоритетного прерывания, второй вход которого соединен с вторым выходом регистра текущего состояния блока приоритетного прерывания, выход триггера блокировки блока приоритетного прерывания соединен с первым входом элемента И блока приоритетного прерывания, второй вход которого соединен с выходом элемента ИЛИ блока приоритетного прерывания, выход элемента И блока приоритетного прерывания соединен с информационным входом триггера прерывания блока приоритетного прерывания, выход которого соединен •DEVICE FOR SOLVING DIFFERENTIAL EQUATIONS, comprising a control unit, an input-output unit, a group of K decision blocks and a group of K switches, the data input of the control unit being connected to the output of the input-output unit, the output of the result of the control unit being connected to the information input of the input unit -output, the control unit contains a memory node, an address register, a Command counter, a command register, a command decoder, and the information outputs of the command register are connected to the inputs of the command decoder, each switch contains a register input, output register, group of output information keys, group of input information keys, four AND elements, two address decoders and a request trigger, in each switch the outputs of the output register are cal (the total of the switch is connected to the information inputs of the output information keys of the switch, the outputs of the input register of each com mutators are connected to the information inputs of input information keys, the output of the first element And of each switch is connected to the synchronization input of the output register and the first input of the trigger dew, the output of the second element And each switch is connected to the control inputs of the output information keys, the output of the first decoder addresses of each switch · connected to the first inputs of the first and third elements And the output of the third element And is connected to the control inputs of the input information keys, the output of the second address decoder each switch is connected to the first inputs of the second and fourth elements AND, the output of the fourth element And of each switch is connected to the synchronization input of the input register S, The first block contains the iteration result register, pulse distributor, left point register, instruction decoder, coefficient register, adder, instruction register, instruction counter, right point register, two key groups, two groups of AND elements, group of OR elements, address register, node memory, and in each decision block, the first output of the first group of outputs of the pulse distributor is connected to the synchronization input of the coefficient register of the decision block, the second output of the first group of outputs of the pulse distributor of the decision block is connected to by the counting input of the decider block command counter, the third output of the decoding block pulse distributor outputs is connected to the synchronization input of the decoding block address register, the fourth output of the deciding block pulse distributor outputs is connected to the key control inputs of the deciding block first group, the fifth output of the first /, group the outputs of the pulse distributor of the crucial unit is connected to the first inputs of the elements And of the first group of the critical unit, the sixth output of the first group of outputs of the distributor pulses of the deciding block is connected to the first inputs of the elements And the second group of decisive blocks, the seventh output of the first group of outputs of the pulse distributor, the decisive block is connected to the control inputs of the keys of the second group of the decisive block, the eighth output of the first group of outputs of the decoupling pulse distributor is connected to the synchronization input of the decisive command register block, the ninth output of the first group of outputs of the distributor of impulses of the decisive block. connected to the synchronization input of the register of the result of the iteration of the decision block, the tenth output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input of the register of the left point of the decision block, the eleventh output of the first group of outputs of the pulse distributor of the decision block is connected to the control input of the adder of the decision block, twelfth the output of the first group of outputs of the pulse distributor of the decision block is connected to the synchronization input of the register of the right point of the decision block, the first group the inputs of the distributor of pulses of the decider block is connected to the outputs of the decoder commands of the decisive block, the inputs of which are connected to the outputs of the register of commands of the decisive block, the outputs of the keys of the second group of the decisive block / are connected to the information inputs of the coefficient register, command register, register of the right point, the first groups of information inputs of the result register iteration and register of the left point of the decisive block, the outputs of the counter of commands of the decisive block are connected to the information inputs of the register of the address of the decisive block, in the moves of the register of the right point of the decision block are connected to the inputs of the first term of the adder of the decision block, the inputs of the second term are connected to the information inputs of the register of the left point of the decision block, the outputs of the adder of the decision block are connected to the second group of information inputs of the register of the result of the iteration of the decision block, the right group of outputs of which is connected with the second group of information inputs of the register of the left point of the decision block, the outputs of the register of the coefficient of the decision block are connected to the second inputs and elements Й of the first group of the decision block, the second group of outputs of the register of the result of the iteration of the decision block is connected to the second inputs of the elements AND of the second group of the decision block, the outputs of the elements AND of the first and second groups of the decision block are connected respectively to the first and second inputs of the elements OR groups whose outputs are connected with informa- Ί tional inputs casting unit first key group, the first output of the second group ^ deciding unit pulse distributor outputs is connected to the memory node input recording block casting, Mo a swarm of the output of the second group of outputs of the pulse distributor of the crucial unit is connected to the reading input of the host of the memory of the critical unit, the information inputs of the keys of the second group of the critical unit are connected to the outputs of the memory of the critical unit, the outputs of the keys of the first group of the critical unit are connected to the information inputs of the memory of the critical unit, outputs the address register of the decision block is connected to the address inputs of the memory node of the decision block, characterized in that, in order to increase the performance, a group of K 'blocks is introduced into it an interrupt request block and a priority interrupt block, each interrupt request block containing an address decoder, AND element, trigger, the output of the address decoder of the interrupt request block • connected to the first input of the AND element of the interrupt request block, the output of which is connected to. the trigger input block of the Interrupt Request block, the priority interrupt block contains the interrupt request register ^, the current state register, the priority decoder, the lock trigger, the OR element, the AND element, the interrupt trigger, the control register, the control decoder, the outputs of the interrupt request register of the priority interrupt block connected to the first group of inputs of the priority decoder, with the first group of information inputs of the control register and the inputs of the decoder control unit priority interrupt, The first group of outputs of the current state register of the priority interrupt block is connected to the second group of inputs of the priority decoder of the priority interrupt block, the output of which is connected to the first input of the AND element of the priority interrupt block, the second input of which is connected to the second output of the register of the current state of the priority interrupt block, the output of the block block trigger priority interrupt is connected to the first input of the element AND block priority interrupt, the second input of which is connected to the output of the element LI block preemption, the output of the AND block preemption is connected to data input of flip-flop interrupt priority interrupt unit, which is connected to the output • с входом триггера блокировки и с· синхронизирующим входом регистра управления блока приоритетного прерывания, блок управления содержит две группы ключей, регистр предыдущей итерации, сумматор, де-t шифратор команд, регистр текущей итерации, распределитель импульсов, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока управления, выходы первой группы ключей блока управления соединены с информационными входами узла памяти блока управле-. ния, информационные выходы которого соединены с информационными входаI .with the input of the lock trigger and the · synchronizing input of the control register of the priority interrupt unit, the control unit contains two groups of keys, a register of the previous iteration, an adder, a de-t command encoder, a register of the current iteration, a pulse distributor, the outputs of the address register of the control unit are connected to address inputs the memory unit of the control unit, the outputs of the first group of keys of the control unit are connected to the information inputs of the memory unit of the control unit. which information outputs are connected to the information inputs I. ми второй группы ключей, первый выход первой группы выходов распреде- 1 лителя импульсов блока управления с входом записц узла памяти блока управления, второй выход первой группы ^выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен управляющим входом счетчика команд блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра адреса блока управления, третий выход второй группы выходов распределите-, ля импульсов блока управления соединен с управляющими входами первой .группы ключей блока управления, .четвертый выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами второй группы ключей блока управления, пятый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра команд блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра предыдущей итерации блока управления , седьмой выход второй группы выходов распределителя импульсов блока управления - с управляющим вхо· дом сумматора блока управления, восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра текущей итерации блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, выходы второй группы ключей блока управления соединены с входами регистра команд, регистра предыдущей итерации, первой Труппой входов регистра текущей итерации блока управления, выходы счетчика команд .блока управления соединены с входами регистра адреса блока управления, выходы регистра предыдущей итерации блока управления соединены с входами первого слагаемого сумматора ! блока управления, входы второго слагаемого которого соединены с пер' вой группой выходов регистра текущей итерации блока управления, выходы сумматора блока управления соединены с второй группой входов регистра текущей итерации блока управления, вторая группа выходов .которого соединена’с информационны ми входами первой группы ключей блока управления, выходы регистра адреса блока управления соединены с входами первого дешифратора адреса каждого коммутатора, выходы первой группы ключей блока управления соединены с входами регистра вывода каждого коммутатора и с второй группой входов регистра текущего состояния блока приоритетного прерывания, входы второй группы ключей блока управления соединены с выходами входных информационных ключей каждого коммутатора и с второй группой выходов регистра управления блока приоритетного прерывания, третий выход первой группы выходов распределителя импульсов блока управления соединен с вторым входом первого элемента И,каждого коммутатора, четвертый выход первой группы выходов распределителя импульсов блока управления соединен с вторым входом третьего элемента И каждого коммутатора, пятый выход первой группы > выходов распределителя импульсов блока управления соединен с первым входом регистра текущего состояния блока приоритетного прерывания, шестой выход первой группы выходов распределителя импульсов блока управления соединен с третьим входом элемента И блока приоритетного прерывания, седьмой выход первой группы выходов распределителя импуль-. сов блока управления соединен с синхронизирующим входом триггера прерывания блока приоритетного . прерывания, восьмой выход первой группы выходов распределителя импульсов блока управления соединен с первым управляющим входом регистра управления блока приоритетного прерывания, девятый выход первой группы выходов распределителя импульсов блока управления соединен с вторым управляющим входом регистра управления блока приоритетного прерывания, первый выход которого соединен с вторым входом распределителя импульсов блока управления, выходы выходных информационный ключей ί -го коммутатора соединены с информационными входами второй группы ключей < -го решающего блока, информационные входы регистра ввода ί -го коммутатора и информационный вход триггера ί -го блока запроса прерывания соединены с выходами первой группы ключей < -го решающего блока, входы второго дешифратора адреса -f -го коммутатора и входы дешифратора адреса ΐ -го блока запроса прерывания соединены с выходами регистра ' адреса ι -го решающего блока, второй вход четвертого элемента И ϊ -го коммутатора и второй вход элемента И ί -го блока запроса прерывания соединены с третьим выходом второй группы выходов распределителя импульсов ί' -го решающего блока, второй вход второго элемента И 1. то коммутатора соединен с четвертым выходом второй группы выходов распределителя импульсов i -го решающего блока, второй вход триггера запроса <. -го коммутатора соединен с пятым выходом второй группы выходов распределителя импульсов < -го решающего блока, выход триггера запроса -го коммутатора соединен с вторым входом распределителя импульсов ΐ -го решающего блока, выход триггера ΐ -го блока запроса прерывания соединен с соответствующим.входом регистра запроса прерывания блока приоритетного прерывания, вход сброса триггера < -го блока запроса прерывания соединен с соответствующим выходом дешифратора управления блока приоритетного прерывания,вторая группа информационных входов регистра управления блока приоритетного прерывания соедй динена с логическим нулем устройства.the second group of keys, the first output of the first group of outputs of the pulse distributor of the control unit with the input of the recording unit of the memory of the control unit, the second output of the first group of outputs of the pulse distributor of the control unit is connected to the read input of the memory unit of the control unit, the first output of the second group of outputs of the distributor the pulses of the control unit is connected to the control input of the command counter of the control unit, the second output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the register and the addresses of the control unit, the third output of the second group of outputs of the control unit pulses, is connected to the control inputs of the first. group of keys of the control unit, the fourth output of the second group of outputs of the pulse distributor of the control unit is connected to control inputs of the second group of keys of the control unit, fifth output the second group of outputs of the pulse distributor of the control unit is connected to the control input of the command register of the control unit, the sixth output of the second group of outputs of the pulse distributor of the block the control is connected to the control input of the register of the previous iteration of the control unit, the seventh output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the adder of the control unit, the eighth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the register of the current iteration of the control unit, the first the group of inputs of the pulse distributor of the control unit is connected to the outputs of the decoder commands of the control unit, the inputs of which are connected to the outputs of the regis of the control unit commands, the outputs of the second group of keys of the control unit are connected to the inputs of the command register, the previous iteration register, the first group of inputs of the register of the current iteration of the control unit, the outputs of the command counter. the control unit are connected to the inputs of the address register of the control unit, the outputs of the register of the previous iteration of the control unit connected to the inputs of the first adder term ! a control unit, the inputs of the second term of which are connected to the first group of outputs of the register of the current iteration of the control unit, the outputs of the adder of the control unit are connected to the second group of inputs of the register of the current iteration of the control unit, the second group of outputs. which is connected to the information inputs of the first group of keys of the block control, the outputs of the address register of the control unit are connected to the inputs of the first decoder addresses of each switch, the outputs of the first group of keys of the control unit are connected to the inputs of the register ode of each switch and with the second group of inputs of the register of the current state of the priority interrupt unit, the inputs of the second group of keys of the control unit are connected to the outputs of the input information keys of each switch and with the second group of outputs of the control register of the priority interrupt unit, the third output of the first group of outputs of the pulse distributor of the control unit is connected with the second input of the first element And, each switch, the fourth output of the first group of outputs of the pulse distributor of the control unit with the second input of the third AND element of each switch, the fifth output of the first group of outputs of the pulse distributor of the control unit is connected to the first input of the current state register of the priority interrupt unit, the sixth output of the first group of outputs of the pulse distributor of the control unit is connected to the third input of the element And of the priority interrupt unit, seventh the output of the first group of outputs of the pulse distributor. The control unit owl is connected to the synchronizing input of the priority block interrupt trigger. interruptions, the eighth output of the first group of outputs of the pulse distributor of the control unit is connected to the first control input of the control register of the priority interrupt unit, the ninth output of the first group of outputs of the pulse distributor of the control unit is connected to the second control input of the control register of the priority interrupt unit, the first output of which is connected to the second input of the distributor pulses of the control unit, the outputs of the output information keys of the ίth switch are connected to the information inputs of the second of the key group of the <th decisive block, the information inputs of the input register of the ίth switch and the information input of the trigger of the ίth interrupt request block are connected to the outputs of the first group of keys of the <th decisive block, the inputs of the second address decoder of the -fth switch and the inputs the address decoder of the ΐth interrupt request block is connected to the register outputs of the address of the ιth deciding block, the second input of the fourth element of the And ϊth switch and the second input of the element of the Иth interrupt request block are connected to the third output of the second group of outputs aspredelitelya pulses ί '-th deciding unit, a second input of the second AND gate 1. The switch is connected to the fourth output of the second output pulse distributor group i -th deciding unit, a second input of request flip-flop <. of the nth switch is connected to the fifth output of the second group of outputs of the pulse distributor of the ith decision block, the output of the trigger request of the ith switch is connected to the second input of the pulse distributor of the ΐth decision block, the output of the trigger of the ΐth block of the interrupt request is connected to the corresponding register input interrupt request block of the priority interrupt, the reset trigger input of the <block of the interrupt request is connected to the corresponding output of the control decoder of the priority interrupt block, the second group of information inputs The control register of the priority interrupt block is connected to the logical zero of the device.
SU823508750A 1982-11-04 1982-11-04 Device for solving differential equations SU1134949A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823508750A SU1134949A1 (en) 1982-11-04 1982-11-04 Device for solving differential equations

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823508750A SU1134949A1 (en) 1982-11-04 1982-11-04 Device for solving differential equations

Publications (1)

Publication Number Publication Date
SU1134949A1 true SU1134949A1 (en) 1985-01-15

Family

ID=21034740

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823508750A SU1134949A1 (en) 1982-11-04 1982-11-04 Device for solving differential equations

Country Status (1)

Country Link
SU (1) SU1134949A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 620980, кл. G 06 F 15/328, 04.07.75. 2. Авторское свидетельство СССР № 565299, кл. G 06 F 15/328, 01.07.75 (прототип). р4) *

Similar Documents

Publication Publication Date Title
JP3156813B2 (en) Buffer control circuit
SU1134949A1 (en) Device for solving differential equations
SU966687A1 (en) Interface
SU1003066A1 (en) Device for exchange of information between digital computer and peripheral device
SU1310828A1 (en) Device for exchanging information
RU2042196C1 (en) Device for modeling digital circuits
RU2319192C2 (en) Device for building programmable digital microprocessor systems
SU1221666A1 (en) Device for exchanging information between digital and analog computer
SU1693608A1 (en) Device for testing computer
SU1108460A1 (en) Device for solving differential equations
RU1807450C (en) Digital linear interpolator
SU1661758A1 (en) Arithmetic expander
SU1392571A1 (en) Computer-to-telegraph communication channel interface
SU847313A1 (en) Information input device
SU1481901A1 (en) Serializer-deserializer
SU1179358A1 (en) Interface for linking information sources with computer
SU1425704A1 (en) Device for compressing vectors
SU1295411A1 (en) Device for simulating discrete systems
SU1513462A1 (en) Device for interfacing computer with peripheral apparatus
SU1495778A1 (en) Multichannel device for input of analog data
SU1571594A1 (en) Device for information exchange in multiprocessoring computing system
SU1247857A2 (en) Multichannel system for entering analog information
SU903876A1 (en) Device for distributing tasks
RU2079165C1 (en) Time counter
SU1298898A1 (en) Counting device with checking