SU1108460A1

SU1108460A1 - Device for solving differential equations

Info

Publication number: SU1108460A1
Application number: SU823467446A
Authority: SU
Inventors: Иван Федорович Кабанец; Лариса Генриховна Кириллова; Виктор Николаевич Скорик; Аркадий Евгеньевич Степанов; Игорь Иванович Петров
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1982-07-07
Filing date: 1982-07-07
Publication date: 1984-08-15

Abstract

УСТРОЙСТВО ДЛЯ РЕШЕНИЯ дафФЕРЕНЦИАПЬНЫХ УРАВНЕНИЙ, содержащее блок управлени , первую группу из К решающих блоков и первую группу из ft коммутаторов управл ющих сигналов , причем каждый коммутатор управл ющих сигналов содержит регистр ввода, регистр вывода, группу выходных информационньпс ключей, группу входных информационных ключей, четыре элемента И и два дешифратора ад- реса, выходы регистра вывода коммутатора управл ющих сигналов соединены с информационными входами выходных информационных ключей коммутатора управл ющих сигналов, выходы регистра ввода коммутатора управл ющих сигналов соединены с информационными входами входных информационных ключей коммутатора управл юоцпс сигналов, выход первого элемента И коммутатора управл ющих сигналов соединен с входом синхронизации регистра вьгаода коммутатора управл ющих сигналов, выход второго элемента И коммутатора управл ющих сигналов соединен с управл ющими входами выходных информационных ключей коммутатора управл нщих сигналов, выход первого дешифратора адреса коммутатора управл ющих сигналов соединен с первыми входами первого и третьего элементов И коммутатора управл ющих сигналов, выход третьего элемента И коммутатора управл ющих сигналов соединен с управл ющими входами входных информационных ключей ко 1мутатора управл ющих сигналов, выход второго дешифратора адреса коммутатора управл ющих сигналов соединен с первыми входами второго и четвертого элементов И коммутатора управл ющих сигналов, выход четвертого элемента И коммутатора уп (Л равл юнщх сигналов соединен со входом синхронизации регистра ввода, решающий блок содержит регистр результата прогонки, распределитель импульсов, регистр множимого, дешифратор команд, регистр множител , сумматор, регистр команд, счетчик команд, регистр частичного произведени , две группы ключей, шесть 00 4 OR) групп элементов И, три группы элементов ИЛИ, регистр адреса, узел пам ти, элемент ИЛИ, элемент НЕ, два элемента И, выход элемента НЕ решающего блока соединен с первыми входами элементов И первой и второй групп решакщего блока, выход второго элемента И решающего блока соединен с первым входом элемента ИЛИ решающего блока, выходы элементов И третьей гр5шпы решан дего блока соединены с первыми входами элементов ШШ первой группы решающего блока, выходы элементов И четвертой группы решающего блока соединены сA DEVICE FOR SOLVING DEFFERENTIAL EQUATIONS, containing a control unit, the first group of K decision blocks and the first group of ft control switchboards, each control switchboard signal containing an input register, an output register, a group of output information keys, a group of input information keys, four the element And two decoders of the address, the outputs of the register of the output of the switchboard of control signals are connected to the information inputs of the output information keys of the switchboard of the controllers with signals, the inputs of the input register of the control signal switch are connected to the information inputs of the input information keys of the control switch; signal output; the output of the first element AND of the control signal switch is connected to the synchronization input of the control signal input register; the output of the second element AND of the control signal switch is connected the control inputs of the output information keys of the switch of the control signals, the output of the first decoder of the address of the switch of the control signals the catch is connected to the first inputs of the first and third elements AND of the control signal switch, the output of the third element AND the control signals switch is connected to the control inputs of the input information keys of the control signal switch 1, the output of the second address decoder of the control signals switch is connected to the first inputs of the second and the fourth element And the switch control signals, the output of the fourth element And the switch YN (L equals signal is connected to the input input register synchronization, the storing block contains the sweep result register, pulse distributor, multiplicable register, instruction decoder, multiplier register, adder, instruction register, instruction counter, partial product register, two groups of keys, six 00 4 OR) groups of elements AND, three groups of elements OR, register addresses, memory node, OR element, NOT element, two AND elements, output of an NOT decision block is connected to the first inputs of AND elements of the first and second groups of the deciding block, the output of the second element AND of a decision block is connected to the first input of elements and deciding OR block and outputs the third elements gr5shpy decides Dego unit are connected to first inputs of the first group of elements Hilti casting unit, the outputs of the AND deciding unit of the fourth group are connected to

Description

первыми входами элементов ИЛИ второй группы решающего блока, входы ключей первой группы решающего блока соединены с информационными выходами узла пам ти решающего блока, выходы ключей второй группы решающего блока соединены со вторыми входами элементов И первой группы решающего блока, выходы которых соединены со вторыми входами элементов ИЛИ первой группы решающего блока, выходы регистра адреса решающего блока соединены с первыми входами элементов И второй группы решающего блока, выходы которых соединены со вторыми входами элементов ИЛИ второй группы решающего блока, первый выход первой группы выходов распределител импульсов решающего блока соединен со вторым входом первого элемента И решающего блока, второй выход первой группы выходов распределител импульсов решающего блока соединен с входом чтени узла пам ти решающего блока, выход первого элемента И решающего блока соединен со вторым входом элемента ИЛИ решающего блока, выход элемента ИЛИ решающего блока соединен со входом записи узла пам ти решающего блока, выходы элементов ИЛИ первой и второй групп решающего блока соединены соответственно с информационными и адресными входами узла пам ти решающего блока, первый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра множител решающего блока, второй выход второй группы выходов распределител импульсов решающего блока соединен с управл кшщм входом счетчика команд решающего блока, третий выход второй группы выходов .распределител импульсов решающего блока соединен с управл ющим входом регистра адреса решающего блока, четвертый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющими входами ключей первой группы решающего блока, п тый выход второй группы выходов распределител импульсов решающего блока соединен с первыми входами элементов И п той группы решающего блока, шестой выход второй групцы выходов распределител импульсов решающего блока соединен с первыми входами элемен8460the first inputs of the OR elements of the second group of the decision block, the inputs of the keys of the first group of the decision block are connected to the information outputs of the memory node of the decision block, the outputs of the keys of the second group of the decision block are connected to the second inputs of the AND elements of the first group of the decision block whose outputs are connected to the second inputs of the OR elements The first group of the decision block, the outputs of the address register register of the decision block are connected to the first inputs of the elements AND the second group of the decision block, the outputs of which are connected to the second inputs of the Combo OR of the second group of the decision block, the first output of the first group of outputs of the pulse distributor of the decision block is connected to the second input of the first element AND of the decision block, the second output of the first group of outputs of the pulse distributor of the decision block is connected to the input of the reading of the memory node of the decision block the block is connected to the second input of the OR element of the decision block, the output of the OR element of the decision block is connected to the recording input of the memory node of the decision block, the outputs of the OR elements of the first and second groups The security unit is connected respectively to the information and address inputs of the memory node of the decision block, the first output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the multiplier of the decision block, the second output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the command counter decision block, the third output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the address register of the decision block, four the third output of the second group of outputs of the pulse distributor of the decision block is connected to the control inputs of the keys of the first group of the decision block, the fifth output of the second group of outputs of the pulse distributor of the decision block is connected to the first inputs of elements And the fifth group of the decision block, the sixth output of the second decision pulse distributor block is connected to the first inputs of the elements 8460

тов и шестой группы решающего блока, седьмой выход второй группы выходов распределител импульсов решающего блока соединен с управл ющими входами ключей второй группы решающего блока, восьмой выход второй группы выходов распределител импульсов решающего блока соединены с управл ющим входом регистра команд решающего блока, дев тый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра результата прогонки решающего блока, дес тый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра множимого решающего блока, одиннадцатьй выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом сумматора решающего блока, двенадцатый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра частичного произведени решающего блока, перва группа входов распределител импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы регистра множител соединены со вторыми входами элементов И п той группы решающего блока, перва группа выходов регистра результата прогонки решающего блока соединена со вторыми входами элементов И шестой группы решающего блока, выходы элементов И п той и шестой групп решающего блока соединены со входами элементов ИЛИ третьей группы решающего блока, выходы которых соединены с информационными входами ключей второй группы решающего блока , выходы ключей первой группы решающего блока соединены с информационными входами регистра множител решающего блока, регистра команд решающего блока, регистра частичного произведени рещаклдего блока, первой группой информационных входов регистра множимого решающего блока, первой группой информационных входов регистра результата прогонки решающего блока, выходы счетчика команд решающего блока соединены с входами регистра адреса решакщего блока, выходы регистра частичногоthe sixth group of the decision block, the seventh output of the second group of outputs of the pulse distributor of the decision block is connected to the control inputs of the keys of the second group of the decision block, the eighth output of the second group of outputs of the distributor of the decision block pulses are connected to the control input of the register of the decision block, the ninth output of the second the group of outputs of the distributor of pulses of the decision block is connected to the control input of the register of the result of the sweep of the decision block, the tenth output of the second group of outputs of the distributor and the decision block pulses are connected to the control input of the multiplicable decision block register, the eleven output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the adder of the decision block, the twelfth output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the partial output register of the decision block , the first group of inputs of the distributor of pulses of the decision block is connected to the outputs of the decoder of the commands of the decision block, the inputs of which are soy ina with the outputs of the register of commands of the decision block, the outputs of the multiplier register are connected to the second inputs of elements of the fifth group of the decision block, the first group of outputs of the register of the result of the decision of the decision block are connected to the second inputs of elements of the sixth group of the decision block, outputs of the elements of the fifth and sixth groups the decision block is connected to the inputs of the elements OR of the third group of the decision block, the outputs of which are connected to the information inputs of the keys of the second group of the decision block, the outputs of the keys of the first group of decision the block is connected to the information inputs of the register of the multiplier of the decision block, the register of commands of the decision block, the register of partial multiplication of the block, the first group of information inputs of the register of the multiplicable decision block, the first group of information inputs of the result register of the decision block are connected to the inputs of the address register block solver, partial register outputs

произведени решающего блока соединены с первой группой входов сумматора решающего блока,втора группа входов которого соединена с выходами регистра множимого решающего блока, выходы сумматора решающего блока соединены со второй группой информационных входов регистра результата прогонки решающего блока, втора группа вьЬсодов которого соединена со второй группой информационных входов регистра множимого решающего блока, выходы выходных информационных ключей группы и выходы входных информационных ключей группы каждого коммутатора управл ющих сигналов первой группы соединены соответственно с информационньми входами ключей первой группы и выходами ключей второй группы соответствующего решакщего блока первой группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго элемента И и выход первого элемента И каждого коммутатора первой группы соединены .соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределител импульсов и первым входом второй группы входов распределител импульсов соответствующего решающего блока первой группы, отличающеес тем, что, с целью повышени производительности , в него введены втора группа из М решающих блоков, втора группа из М коммутаторов управл ющих сигналов , первый коммутатор данных, который содержит К узлов коммутации, и второй коммутатор данных, который содержит М узлов коммутации, каждый узел коммутации первого и второго коммутаторов данных содержит два дешифратора адреса, триггер за вок, два элемента НЕ, два элемента И, два элемента ИЛИ, группу выходных информационных ключей, группу выходных адресных ключей, выходной управл ющий ключ, выходной триггер, группу входных адресных ключей, группу входных информационных ключей входной управл ющий ключ, выход первого дешифратора адреса узла коммутации коммутатора данных соединен с синхронизирующим входом триггера за вок узла коммутации коммутатора даН ных, выход триггера за вок узла коммутации коммутатора данных соединенthe products of the decision block are connected to the first group of inputs of the adder of the decision block, the second group of inputs of which are connected to the outputs of the register of the multiplicable decision block, the outputs of the adder of the decision block are connected to the second group of information inputs of the result register of the decision block, which is connected to the second group of information inputs the register of the multiplying decisive block, the outputs of the output information keys of the group and the outputs of the input information keys of the group of each switch ora of control signals of the first group are connected respectively to the information inputs of the keys of the first group and the outputs of the keys of the second group of the corresponding block of the first group, the inputs of the second address decoder, the second input of the fourth And element, the second input of the second And element, and the output of the first And element of each switch of the first group connected. respectively with the outputs of the address register, the third and fourth outputs of the first group of outputs of the pulse distributor and the first input of the second group of inputs of the distributor pulses of the corresponding decision block of the first group, characterized in that, in order to improve performance, a second group of M decision blocks, a second group of M control signal switches, a first data switch that contains K switching nodes, and a second data switch are entered into it , which contains M switching nodes, each switching node of the first and second data switches contains two address decoders, a trigger trigger, two NOT elements, two AND elements, two OR elements, and a group of output information keys, output address key group, output control key, output trigger, input address key group, input information key group, input control key, output of the first data address switch switching address address decoder is connected to the trigger trigger input of the switch node of the data switch , trigger output for data switch switching node connected

0846008460

с первым входом первого элемента И и с первым входом первого элемента ИЛИ узла коммутации коммутатора данных, выход первого элемента ИЛИ предыдущего узла коммутации коммутатора данных соединен со входом первого элемента НЕ и со вторым входом первого элемента ИЛИ узла коммутации коммутатора данных, второй вход первого элемента ИЛИ первого узла коммутации коммутатора данных соединен с входом логического нул устройства, выход первого элемента НЕ узла коммутации коммутатора данных соединен со вторым входом первого элемента И узла коммутации коммутатора данных, выход которого соединен с управл ющими входами выходных информационных ключей группы узла коммутации коммутатора данных, выходных адр есных ключей группы и выходного управл ющего ключа узла коммутации коммутатора данных , выход второго дешифратора адреса узла коммутации коммутатора данных соединен с первым входом второго элемента И узла коммутации коммутатора данных, выход второго элемента ИЛИ узла коммутации коммутатора данных соединен со вторым входом второго элемента И узла коммутации коммутатора данных, выход которого соединен с первым входом выходного триггера , со входом второго элемента НЕ и с управл ющими входами входных адресных ключей группы, входных информационных ключей группы, входного управл ющего ключа узла коммутации коммутатора данных, выход входного управл ющего ключа узла коммутации коммутатора данных подключен к первому выходу записи в пам ть узла коммутации коммутатора данных, выход второго элемента НЕ .узла коммутации коммутатора данных соединен со вторым входом выходного триггера узла коммутации коммутатора данных, блок управлени содержит узел пам ти, регистр адреса, две группы ключей, группу элементов ИЛИ, две группы элементов И, регистр половинного шага , счетчик команд, регистр команд,the first input of the first element OR of the previous switching node of the data switch is connected to the input of the first element NOT and the second input of the first element OR of the switching node of the data switch, the second input of the first element OR the first switching node of the data switch is connected to the input of the logical zero of the device, the output of the first element NOT of the switching node of the data switch is connected to the second input of the first element AND node of the node data switch mutations, the output of which is connected to the control inputs of the output information keys of the data switch commutation node, the output address keys of the group and the output control key of the data switch switching node, the output of the second data address switch decoder of the data switch switching node data switch, the output of the second element OR switching node data switch is connected to the second input of the second element And the switching node switch data, the output of which is connected to the first input of the output trigger, to the input of the second element NOT and to the control inputs of the input address keys of the group, the input information keys of the group, the input control key of the switching node of the data switch, the output of the input control key of the switch switching node of the data switch connected to the first output of the write to the data switching node of the data switch; the output of the second element of the NOT. switching node of the data switch is connected to the second input of the output trigger of the switching node comm data master, control unit contains memory node, address register, two groups of keys, group of elements OR, two groups of elements AND, half-step register, command counter, command register,

сумматор, регистр коэффициента, дешифратор команд, регистр исходного шага, распределитель импульсов, регистр результата суперпозиции, выходы ключей первой группы блока управлени соединены с информационными входами узла пам ти блока управлени , входы ключей второй группыadder, coefficient register, command decoder, initial step register, pulse distributor, superposition result register, key outputs of the first group of the control unit are connected to the information inputs of the memory node of the control unit, the key inputs of the second group

блока управлени соединены с информациоиньп га выходами узла пам ти блока управлени , первый выход первой группы выходов распределител :импульсов блока управлени соединен с входом записи узла пам ти блока управлени , второй выход первой группы выходов распределител импульсов блока управлени соединен с входом чтени узла пам ти блока управлени , выходы регистра адреса блока управлени соединены с адресными входами узла пам ти блока управлени , первый выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом регистра коэффициента блока управлени , второй выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом счетчика команд блока управлени , третий выход второй группы выходов распределтел импульсов блока управлени соединен с управл ющим входом регистра адреса блока управлени , четвертый выход второй группы выходов распределител импульсов блока управлени соединен с управл ющими входами ключей первой группы блока управлен п тьй выход второй группы выходов распределител импульсов блока управлени соединен с первыми входами элементов И первой группы блока управлени , шестой выход второй группы вьпсодов распределител импульсов блока управлени соединен с первыми входами элементов И второй группы блока управлени , седьмой выход второй группы выходов распределител импульсов блока управлени соединен с управл ющими входами ключей второй группы блока управлени , восьмой выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом регистра команд блока управлени дев тый выход второй группы выходов распределител шшульсов блока управлени соединен с управл ющим входом регистра результата суперпозиции блока управлени , дес тый выход второй группы выходов распределтел импульсов блока управлени соединен с управл ющим входом регистра исходного шага блока управлени , одиннадцатый выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом сумматора блока управлени , двeнaдцatый выход второй группы вь ходов распределител импульсов блока управлени соединен с управл ющим входом регистра половинного шага блока управлени , перва группа входов распределител импульсов блока управлени соединена с выходами дешифратора команд блока управлени , входы которого соединены с выходами регистра команд блока управлени , выходы ключей второй групп блока управлени соединены с информационными входами регистра коэффициента блока управлени , регистра команд блока управлени , регистра половинного шага блока управлени , первыми группами информационных входов регистра исходного шага блока управлени и регистра результата суперпозиции блока управлени , информационные входы ключей первой группы блока управлени соединены с выходами элементов ИЛИ группы блока управлени , первые входы которых соединены выходами элементов И первой группы блока управлени , вторые входы элементов ИЛИ группы блока управлени соединены с выходами элементов И второй группы блока управлени ., вторые входы элементов И первой группы блока управлени соединены с выходами регистра коэффициента блока управлени , вторые входы элементов И второй группы блока управлени соединены с первой группой выходов регистра результата суперпозиции блока управлени , выходы счетчика команд блока управлени соединены с информационными входами регистра адреса блока управлени , вькоды регистра половинного шага блока управлени соединены с первой группой входов сумматора блка управлени , перва группа входов которого соединена с выходами регистра исходного шага блока управлени , выходы сумматора блока управлени соединены со второй группой информационных входов регистра результата суперпозиции блока управлени , втора группа выходов которого соединена со второй группой информационных входов регистра исходного шага блока управлени , выходы ключей первой группы блока управлени соединены с информационными входами регистра вывода коммутаторов управл ющих сигналов первой и второй гРУПп, выходы входных информационных ключей коммутаторов управЛЯРОЩИХ сигналов, первой и второй групп соединены с информационными входами ключей первой группы блока управлени , третий выход первой группы выходов распределител импульсов которого соединен со вторыми входами первых элементов И коммутаторов управл ющих сигналов первой и второй групп, чётвертьш выход первой группы выходов распределител и п1ульсов соединен со вторыми входами третьих элементов И коммутаторов управл ющих сигналов перво и второй групп, выходы четвертых Эле ментов И которых подключены ко второй группе входов распределител импульсов блока управлени , выходы регистра адреса которого соединены со входами первого дешифратора адреса коммутаторов управл ющих сигналов первой и второй групп, выходы выходных информационных ключей группы и входы регистров ввода каждого коммутатора управл ющих сигналов второй группы соединены с информационными входами ключей первой группы и выходами ключей второй группы соответствующего решающего блока второй группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго элемента И и выход первого элемента И каждого коммутатора управл ющих сигналов второй группы соединены соответственно с выходами регистра адреса,тре тьим и четвертым выходами первой группы выходов распределител импульсов и вторым входом второй группы входов распределител импульсов соответству ющего решающего блока второй группы, выходы входных адресных ключей, выходы входных информационных ключей, выход выходного триггера, выход вход ного управл ющего ключа каждого узла коммутации первого и второго коммутаторов данных соединены соответственно с первыми входами элементов И четвертой группы, с первыми входами элементов И третьей группы, с первым входом первой группы входов распре .делител импульсов и вторьми входаt1 0 ми элементов И третьей и четвертой групп, вторым входом второго элемента И соответствующего решающего блока первой и второй групп, выходы ключей первой группы, выходы регистра адреса, первый и третий выходы первой группы выходов распределител импульсов каждого блока первой и второй групп соединены соответственно с информационными входами выходных информационных ключей группы, информационными входами выходных адресных ключей группы, информационным входом выходного управл ющего ключа, управл ющим входом первого дешифратора соответствующего узла коммутации пегрвого и второго коммутаторов данных, выходы выходных информационных ключей каждого узла коммутации первого коммутатора данных соединены со входами входных информационных ключей узлов коммутации второго коммутатора данных, выходы выходных информационных ключей каждого узла коммутации второго коммутатора данных соединены со входами входных информационных ключей узлов коммутации первого коммутатора данных , выходы выходных адресных ключей группы, выходы выходных управл ющих ключей, выходы выходных триггеров каждого узла коммутации первого коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управл ющих ключей, со входами второго элемента ИЛИ узлов коммутации второго коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управл ющих ключей, выходы выходных триггеров каждого узла коммутации второго коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управл ющих ключей, со входами второго элемента ИЛИ узлов коммутации первого коммутатора данных . 1 Изобретение относитс к цифровой вычислительной технике, а именно к устройствам дл обработки цифровых данных, и может быть использовано дл решени дифференциальных уравнений в частных производных. Известно устройство дл решени дифференциальных уравнений, содержащее решающие блоки, информационные св зи, коммутаторы, информационн то шину, блок ввода-вывода, блок управлени , а каждый решающий блок содержит микропроцессор, запоминающий блок, группы элементов ИЛИ tl3. Недостатком этого устройства вл етс ограниченна пропускна способность информационной шины, котора вл етс общей дл всех решающих блоков и позвол ет осуществл ть загрузку и обмен между решающими блоками последовательно, что снижает общую производительность. Наиболее близким к предлагаемому вл етс устройство, содержащее решающие блоки, каждый из которых через соответствующий коммутатор соединен двухсторонними св з ми с информационной шиной, устройство управлени , соединенное двусторонними св з ми с устройством ввода-вывода с информационной шиной, а каждый ре шающий блок содержит регистры чтени и записи, ключи, узел св зи, ми ропроцессор, соединенный двусторонними св з ми с запоминающим устройством , подключенным соответствующими входом и вькодом к входу и выходу решающего блока, соединенными коммутаторами, управл ющие входы ка дого коммутатора соединены с соотве ствующими выходами устройства управ лени 2. Недостаток этого устройства низка производительность, котора вл етс следствием того, что, с од ной стороны, наличие общей управл ющей шины дл включени -выключени всех микропроцессоров обеспечивает только синхронный режим их работы, с другой - наличие общей информационной шины, котора св зьшает между собой решающие блоки, приводит к не обходимости в последовательном обме не информацией между решающими блоками , в то врем как микропроцессоры , ожида окончани обмена, проста ивают. Целью изобретени вл етс повышение производительности устройства 602 Поставленна цель достигаетс тем, что в устройство дл решени информационных уравнений, содержащее блок управлени , первую группу из К решающих блоков и первую группу из К коммутаторов управл ющих сигналов, причем каждый коммутатор управл ющих сигналов содержит регистр ввода, регистр вывода, группу выходных информационных ключей, группу входных информационных ключей, четыре элемента И и два дешифратора адреса, выходы регистра вывода коммутатора управл ющих сигналов соединены с информационными входами выходных информационных ключей коммутатора управл ющих сигналов, выходы регистра ввода коммутатора управл ющих сигналов соединены с информационными входами входных информационных ключей коммутатора управл ющих сигналов, выход первого элемента И коммутатора управл ющих сигналов соединен с входом синхронизации регистра вывода коммутатора управл юсцих сигналов, выход второго элемента И коммутатора управл ющих сигналов соединен с управл ющими входами выходных информационных ключей коммутатора управл ющих сигналов, выход первого дешифратора адреса коммутатора управл ющих сигналов соединен с первьми входами первого и третьего элементов И коммутатора управл ющих сигналов, выход третьего элемента И коммутатора управл ющих сигналов соединен с управл ющими входами входных информационных ключей коммутатора управл ющих сигналов, выход второго дешифратора адреса коммутатора управл ющих сигналов соединен с первыми входами второго и четвертого элементов И коммутатора управл ющих сигналов, выход четвертого элемента И коммутатора управл ющих сигналов соединен со входом синхронизации регистра ввода, решающий блок содержит регистр результата прогонки, распределитель импульсов , регистр множимого, дешифратор команд, регистр множител , сумматор , регистр команд, счетчик команд , регистр частичного произведени , две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел пам ти, элемент ШТИ, элемент НЕ, два элемента И, выход элемента НЕ решающего блока соединен с первыми входами элементов И первой и второй групп решающего блока, выход второго элемента И решающего блока соединен с первым входом элемента ИЛИ решающего блока, выходы элементов И третьей группы решающего блока соединены с первыми входами элементов РШИ пер вой группы решающего блока, выходы элементов И четвертой группы решающего- блока соединены с первыми входами элементов ИЛИ второй группы решающего блока, входы ключей перво группы решающего блока соединены с информационными выходами узла пам т решающего блока, выходы ключей второй группы решающего блока соединен со вторыми входами элементов И первой группы решающего блока, выходы которых соединены со вторыми входами элементов ИЛИ первой группы решающ го блока , выходы регистра адреса решаю го блока соединены с первыми входами элементов И второй группы решающего бл ка, выходы которых соединены со вторым входами элементов ИЛИ второй группы решающего блока, первьй выход первой группы выходов распределител импульсов решающего блока соединен со вторым входом первого элемента И решающего блока, второй выход первой группы выходов распределител импульсов решающего блока соединен с входом чтени узла пам ти решающего блока, выход первого элемента И реша ющего блока соединен со вторым входом элемента ИЛИ решающего блока, выход элемента ИЛИ решающего блока соединен со входом записи узла пам ти решающего блока, выходы элементов ИЛИ первой и второй групп решающего блока соединены соответственно с информационными и адресными входам узла пам ти решающего блока, первый .выход второй группы выходов распределител импульсов решающего блока соединен с управл ющими входом регистра множител решающего блока, второй выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом счетчика команд решающего блока, третий выход второй группы выходов распределител импульсов решающего блока.соединен с управл ющим входом регистра адреса решающего блока, четвертый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющими входами ключей первой группы решающего блока, п тьй выход второй групп 0 распределител импульсов ревыходов шающего блока соединен с первыми входами элементов И п той группы решающего блока, тестой выход второй группы выходов распределител импульсов решающего блока соединен с первыми входами элементов И шестой группы решающего блока, седьмой выход второй группы выходов распределител импульсов решающего блока соединен с управл ющими входами ключей второй группы решающего блока, восьмой выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра команд решающего блока, дев тый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра результата прогонки решающего блока, дес тый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра множимого решающего блока, одиннадцатый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом сумматора решающего блока, двенадцатый выход второй группы выходов распределител импульсов решающего блока соединен с управл ющим входом регистра частичного произведени решающего блока, перва группа входов распределител импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы регистра множител соединены со вторыми входами элементов И п той группы решающего блока, перва группа выходов регистра результата прогонки решающего блока соединена со вторыми входами элементов И шестой группы решающего блока, выходы элементов И п той и шестой групп решающего блока соединены со входами элементов ИЛИ третьей группы решающего блока, выходы которых соединены с информационными входами ключей второй группы решающего блока, выходы ключей первой группы решающего блока соединены с информационными входами регистра множител решающего блока, регистра команд решающего блока, регистра частичного произведени решающего блока первой группой информационных входов регистра множимого решаницего блока, первой группой информационных входов регистра результата прогонки решающего блока, выходы счетчика команд решающего блока соединены с входами регистра адреса решающего блока, выходы регистра частичного произведени решающего блока соединены с первой группой входов сумматора решающего блока, втора группа входов которого соединена с выходами регистра множимого решающего блока, выходы сумматора решающего блока соединены со второй группой информационных входов регистра результата прогонки решающего блока втора группа выходов которого соединена со второй группой информационных входов регистра множимого решающего блока, выходы выходных информационных ключей группы и- выходы входных информационных ключей группы каждого коммутатора управл ющих сигналов первой группы соединены соответственно с информационными входами ключей первой группы и выходами ключей второй группы соответствующего решающего блока первой группы , входы второго дешифратора адреса, второй вход четвертого элемента И.второй вход второго элемента И и выход первого элемента И каждого коммутатсуза пе вой группы соединены соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределител импульсов и первым входом второй группы входов распределител импульсов соответствующего решающего блока первой группы , введены втора группа из М решающих блоков, втора группа из М коммутаторов управл ющих сигналов, первый коммутатор данных, который содержит К узлов коммутации, и второй коммутатор данных, который содержит М узлов коммутации, каждый узел коммутации первого и второго коммутаторов данных содержит два дешифратора адреса, триггер за вок, два элемента НЕ, два элемента И, два элемента ИЛИ, группу выходных информационных ключей, группу выходных адресных ключей, выходной управл ющий ключ, выходной триггер, группу входных адресных ключей, группу входных информационных ключей, входной управл ющий ключ, выход первого дешйфратора адреса узла коммутации коммутатора данных соединен с синхронизирук цим входом триггера за вок узла коммутации коммутатора данных, выход триггера за вок узла коммутации коммутатора данных соединен с первым входом первого элемента И и с первым входом первого элемента ИЛИ узла коммутации коммутатора данных, выход первого элемента ИЛИ предьщущего узла коммутации коммутатора данных соединен со входом первого элемента НЕ и со вторым входом первого элемента ИЛИ узла коммутации коммутатора данных, второй вход первого элемента ИЛИ первого узла коммутации коммутатора данных соединен с входом логического нул устройства , выход первого элемента НЕ узла коммутации коммутатора данных соединен со вторым входом первого элемента И узла коммутации коммутатора данных, выход которого соединен с управл ющими входами вьпсодных информационных ключей группы узла коммутации коммутатора данных, выходных адресных ключей группы и выходного управл ющего ключа узла коммутации коммутатора данных, выход второго дешифратора адреса узла коммутации коммутатора данных соединен с первым входом второго элемента И узла коммутации коммутатора данных, выход второго элемента ИЛИ узла коммутации коммутатора данных соединен со вторым входом второго элемента И узла коммутации коммутатора данных, выход которого соединен с первым входом выходного триггера, со входом второго элемента НЕ и с управл ющими входами входных адресных ключей группы, входных информационных ключей группы, входного управл ющего ключа узла коммутации коммутатора данных, выход входного управл ющего ключа узла коммутации коммутатора данных подключен к первому выходу записи в пам ть узла коммутации коммутатора данньк, выход второго элемента НЕ узла коммутации коммутатора данньк соединен со вторым входом выходного триггера узла коммутации коммутатора данных, блок управлени содержит узел пам ти, регистр адреса , две группы ключей, группу элементов ИЛИ, две группы элементов И, регистр половинного шага, счетчик команд, регистр команд, сумматор, регистр коэффициента, дешифратор команд, регистр исходного шага, распределитель импульсов, регистр езультата суперпозиции, вьосоды ключей первой группы блока управлени соединены с информационными входами узла пам ти блока управлени , входы ключей второй группы блока управлени соединены с информационными выходами узла пам ти блока управлени первый выход первой группы выходов распределител импульсов блока управлени соединен с входом записи узла пам ти блока управлени , второй выход первой группы выходов распределител импульсов блока управлени соединен с входом чтени узла пам ти блока управлени , выходы регистра адреса блока управлени соединены с адресными входами узла пам ти блока управлени , первый выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом регистра коэффи циента блока управлени , второй выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом счетчи ка команд блока управлени , третий выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом регистра адреса блока управлени , четвертый выход второй группы выходов распределител импульсов блока управлени соединен с управл ющими входами ключей первой группы блока управлени , п тый выход второй группы выходов распределител импульсов блока управлени соединен с первыми входами злементов И первой группы блока управлени , шестой выход второй группы выходов распределител импульсов блока управлени соединен с первыми входами элементов И второй группы блока управлени , седьмой выход второй группы выходов распределител импульсов блока управлени соединен с управл ющими входами ключей второй группы блока управлени , восьмой выход второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом регистра команд блока управлени дев тый вьЬсод второй группы выходов распределител импульсов блока управлени соединен с управл ющим входом регистра результата суперпозиции блока управлени , дес тый выход второй группы выходов распределител . импульсов блока управлени соединен с управл ющим входом регистра исходного шага блока управлени . одиннадцать выход второй-группы выходов распределител импульсов бло ка управлени соединен с управл ющим входом сумматора блока управлени , двенадцатый выход второй группы выходов распределит€ л импульсов блока управлени соединен с управл ющим входом регистра половинного шага блока управлени , перва группа входов распределител импульсов блока управлени соединена с выходами дешифратора команд блока управлени , входы которого соединены с выходами регистра команд блока управлени , выходы ключей второй группы блока управлени соединены с информационнымч входами регистра коэффициента блока управлени , регистра команд блока управлени , регистра половинного шага блока управлени , первыми группами информационных входов регистра исходного шага блока управлени и регистра результата суперпозиции блока управлени , информационные входы ключей первой группы блока управлени соединены с выходами элементов ИЛИ группы блока управлени , первые входы которых соединены с выходами элементов И первой группы блока управлени , вторые входы элементов ИЛИ группы блока управлени соединены с выходами злементов И второй группы блока управлени , вторые входы элементов И первой группы блока управлени соединены с выходами регистра коэффициента блока управлени , вторые входы злементов И второй группы блока управлени соединены с первой группой выходов регистра результата суперпозиции блока управлени , выходы счетчика команд блока управлени соединены с информационными входами регистра адреса блока управлени , выходы регистра половинного шага блока управлени соединены с первой группой входов сумматора блока управлени , втора группа входов которого соединена с выходами регистра половинного щага блока управлени , выходы сумматора блока управлени соединены со второй группой информационных входов регистра результата суперпозиции блока управлени , втора группа выходов которого соединена со второй группой информационных входов регистра исходного шага блока управлени , выходы ключей первой группы блока управлени соединены с информационными входами регистра вывода коммутаторов jrnpasл ющих сигналов первой и второй групп, выходы входных информационных ключей коммутаторов управл ющих сигналов первой и второй групп соединены с информационными входами ключей второй группы блока управле1 и , третий выход первой группы выходов распределител импульсов которого соединены со вторыми входами первых элементов И коммутаторов управл ющих сигналов первой и второй групп, четвертый выход первой группы выходов распределител импульсов соединен со вторыми входами третьих элементов И коммутаторов управл ющих сигналов первой и второй групп, выходы четвер тых элементов И которых подключены ко второй группе входов распределите л импульсов блока управлени , выходы регистра адреса которого соединены со входами первого дешифратора адреса коммутаторов управл ющих сигналов первой и второй групп, выходы выходных информационных ключей группы и входы регистров ввода каждого коммутатора управл ющих сигналов второй группы соединены с информационными входами ключей первой групп и выходами ключей второй группы соответствующего решающего блока второй группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго элемента И и выход первого элемента И каждого коммутатора управл ющих сигналов второй группы соединены соответственно с выходами регистра адреса , третьим и четвертым выходами первой группы выходов распределител импульсов и вторым входом второй группы входов распределител импульсов соответствующего решающего блока второй группы, выходы входных адресных ключей, выходы входных информационных ключей, выход выходного триггера, выход входного управл ющего ключа каждого узла коммутации первого и второго коммутаторов данных соединены соответственно с первыми входами элементов И четвертой группы, с первыми входами элементов И третьей группы, с первым входом первой группы входов распределител импульсов и вторыми входами элементов И третьей и четвертой групп, вторым входом второго элемента И соответствующего решающего блока перВОЙ и второй групп, выходы ключей первой группы, выходы регистра адреса , первый и третий выходы первой группы выходов распределител импульсов каждого решающего блока первой и второй групп соединены соответственно с информационными входами выходных информационных ключей группы, информационными входами выходных адресных ключей группы, информационным входом выходного управл ющего ключа, управл ющим входом первого дешифратора соответствующего узла коммутации первого и второго коммутаторов данных, выходы выходных информационных ключей каждого узла коммутации первого коммутатора данных соединены со входами входных информационных ключей узлов коммутации второго коммутатора данных , выходы выходных информационных ключей каждого узла коммутации второго коммутатора данных соединены со входами входных информационных ключей узлов коммутации первого коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управл ющих ключей, выходы выходных триггеров каждого узла коммутации первого коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управл ющих ключей, со входами второго элемента ИЛИ узлов коммутации второго коммутатора данных , выходы выходных адресных ключей группы, выходы выходных управл ющих ключей, выходы выходных триггеров каждого узла коммутации второго коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управл ющих ключей, со входами второго элемента ИЛИ узлов коммутации первого коммутатора данных. На фиг. 1 представлена структурна схема предлагаемого устройства; на фиг. 2 - конкретна реализаци узла коммутации; на фиг. 3 - конкретна реализаци решающего блока; на фиг. 4 - конкретна реализаци блока управлени ; на фиг. 5 - конкретна реализаци коммутатора управл ющих сигналов; на фиг. 6 - временна диаграмма работы устройства; на фиг. 7 - конкретна реализаци буфера ввода-вывода-,; на фиг. 8 алгоритм работы решающего блока; на фиг. 9 - алгоритм расчета суперпозиции блоком управлени . Устройство (фиг. 1) содержит бло 1 ввода-вывода, блок управлени 2, коммУтаторы 3 -Зд, управл ющих сигна лов, решающие блоки , коммутаторы . данных, каждый из которы содержит соответственно узлы коммутации 6,.-6 ..и 6 ,. Кроме того, устройство содержит выходные информационные шины 7, входные информаци онные шины 8, выходные управл ющие шины 9, входные управл ющие шины , адресные шины 11. Каждый решающий блок 4 содержит первую группу информационных входов 12, . вход запроса 13, группу информационных выходов 14, группу адресных выходов 15, выход записи, выход чтени , вькод записи в пам ть 16, каждый узел 6 содержит первую групп адресных входов 17, первую группу выходов 18, выход захвата и первый выход записи в пам ть 19. Каждый ре тающий блок 4 содержит группу адрес ных входов 20, вторую группу информационных входов 21, вход захвата и вход записи в пам ть 22. Каждый узел 6 содержит первую группу входов 23., первую группу адресных вход 24, первый вход записи в пам ть и вход записи 25, вторую группу инфор мационных выходов 26, вторую группу адресных выходов 27, второй выход записи в пам ть 28, вторую группу входов 29, вторую группу адресных в дов 30, второй вход записи в пам ть 31, выход запроса 32, входы запроса , приоритетный выход 34, при оритетный вход 35, вход логического нул 36 устройства. Узел коммутации 6 коммутатора 5 данных (фиг. 2) содержит первый дешифратор 37 адреса, триггер 38 за вок , первый элемент НЕ 39, первый элемент И 40, первый элемент ИЛИ 41 группу выходных информационных ключей 42, группу выходных адресных ключей 43, выходной управл ющий клю 44, второй дешифратор 45 адреса, второй элемент ИЛИ 46, второй элемент И 47, второй элемент НЕ 48, вы ходной триггер 49, группу входных адресных ключей 50, группу входных информационных ключей 51, входной управл ющий ключ 52. Решающий блок (фиг. 3) содержит регистр результата прогонки 53, распределитель 54 импульсов, регистр множимого 55, де шифратор 56 команд, регистр множител 57, сумматор 58, регистр 59 команд , счетчик 60 команд, регистр 61 частичного произведени , буфер 62 ввода-вывода, регистр 63 адреса, узел 64 пам ти, элемент ИЛИ 65i, группы элементов ИЛИ 65, 65, элемент НЕ 66, элементы И 67- , 6 , группы элементов И 67,-67/. Блок управлени 2 (фиг. 4) содержит узел 68 пам ти, регистр 69 адреса, буфер 70 ввода-вьшода, регистр 71 половинного шага, счетчик 72 команд, регистр 73 команд, сумматор 74, регистр 75 коэффициента , дешифратор 76 команд, регистр 77 исходного шага, распределитель 78 импульсов, регистр 79 результата суперпозиции. Коммутатор 3 управл ющих сигналов (фиг. 5) содержит регистр 80 вывода, группу выходных информационных ключей 81, первый дешифратор 82 адреса, первый элемент И 83, второй элемент И 84, группу входных информационных ключей 85, регистр 86 ввода, третий элемент И 87, четвертый элемент И 88, второй дешифратор 89 адреса. Буферы 62, 70 имеют структуру, представленную на фиг. 7, они содержат две группы элементов И 90, 91, группу элементов ИЛИ 92, две группы ключей 93,94. Устройство работает следующим образом . В исходном состо нии устройство подготовлено к работе, т.е. в узле 68 пам ти блока управлени 2 записаны через блок 1 управл ющие программы , массивы коэффициентов, начальные и граничные услови , а в узлах 64 rfaм ти решающих блоков 4.-4 записаны управл ющие программы. Рассмотрим работу устройства на примере двумерного уравнени параболического типа 01 заданного в единичном квадрате (, ), аппроксимируемого етодом конечных разностей с использованием локальноодномерных схем , t.e i,g f,g i,g 1-tt „ Т г - у2 Исходную сеточную область W, ра вивают на подобласти размерностью ( |;х |), где Н , (f,1). На образовавшихс дополнительны границах, расположенных на рассто нии Н друг от друга, определ ют услови сопр жени путем реализаци следующих этапов: решение одномерной задачи (2) с шагом Н U (например методом прогонки ) в решающих блоках ., результате получают U , решение одномерной задачи (2) с шагом (например, методом про гонки) в решающих блоках ., в , ч J 112 результате получают vJ о , Расчет суперпозицииполученных решений в блоке управлени 2 по формуле ., j+W.4.,.jH/2 1,. i.n -ъ,г :ь i.e решение на дополнительных грани цах одномерной задачи (3) с шагом У AI (нипример, методом прогонки) в решающих блоках в резул тате получают U Решение задачи в подобласт х осуществл етс во второй группе ре шающих блоков ( например, (Методом прогонки. Формулы метода прогонки следующ t+l l-oC;Ol fii. . ( u.e ,. Дл реализации описанного алгоритма блок управлени 2 вьфабатывает по шинам 11,7,9 соответственно адрес, данные и сигнал ЗП УВВ. В ко мутаторе 3 управл ющих сигналов, к которому адресуетс блок управлени 2, срабатьгоает дешифратор 82 адреса (фиг. 5), с выхода которого активный сигнал совместно с активным сиг налом ЗП УБВ поступают на входы эле мента И 83. По сигналу с выхода эле мента И 83 передаваема информаци тин 7 записываетс в регистр 80 и одновременно через выход запроса коммутатора 3 сигнал запроса поступает в распределитель 54 импульсов решающего блока 4. По сигналу Запрос решающий блок 4 переходит на подпрограмму чтени информации из регистра ВО вывода. Дл этого решающий блок 4 выставл ет на адресных выходах адрес коммутатора 3. , который поступает на вход дешифратора 89 адреса, а по шине ЧТ УВВ - активный сигнал. По совокупности активных сигналов на входе элемента И 84 выходные ключи 81 подключают выходы регистра 80 к входам 12 решающего блока 4 и информаци записываетс через буфер 62 вводавывода в регистр результата прогонки 53, а затем запоминаетс в узле 64 пам ти (фиг. 3). По командам блока управлени 2 исходна информаци (коэффициенты , значени , граничные услови ) загружаетс в первый решающий блок 4 и последней командой передаваемого массива запускает решающий блок 4 на выполнение программы по решению одномерной задачи с шагом Н (методом прогонки). Дл этого в решающий блок 4 передаетс код, соответствующий передаче управлени , и адрес перехода (подробно алгоритм работы решающего блока 4 приведен на фиг. 8). Затем блок управлени 2 переключаетс через коммутатор З управл ющих сигналов ко второму решающему блоку 4, загружает исходной информацией узел 64 пам ти и передает управление решающему блоку 4,, который начинает выполн ть собственную программу, а в это врем блок управлени 2 переключаетс к следующему блоку 4, таким образом, все К/2 решающих блоков 4 со смещением во времени вьтолн ют программы по определению условий сопр жени на этапе решени одномерной задачи с шагом Н. На фиг. 6 показана диаграмма зан тости ресурсов предлагемого устройства дл двумерной задачи, причем сначала показан этап вычислени пол на J-M временном слое с последующей прив зкой этапов j+l-ro временного сло . После того, как вьшолнено вычисление в любом из решающих локов 4 и определено значение пол с шагом Н, решающий блок 4 сообщает об этом блоку управлени 2. Дл этого реша|Ющий блок 4 выставл ет на выходе 15 адрес коммутатора 3 управл ющих сиг налов на выходе 14 - данные дл перед чи в блок 2, а на выходе 16 активный сигнал ЗП УВВ. По совокупности этих сигналов коммутатор 3 уп равл ющих сигналов (фиг. 5) принима ет информацию в регистр 86 и далее управл ющим сигналом Запрос по ши не 10 передает управление блоку 2, который переходит на подпрограмму чтени , включающую выдачу по шинам 11 адреса коммутатора 3, которьш поступает на вход дешифратора 82 адреса, и управл ющего сигнала ЧТ У на шине 9. По активному сигналу с выхода элемента И 87 информаци с регистра 86 через ключи 85 поступае по информационным шинам 8 через буфер ввода вывода (фиг. 4) в регистр 79 блока 2, а затем записываетс в узел 68 пам ти. Далее таким же образом принимают с остальные слова полученного масс ва из блока 4 в блок 2. Аналогично после завершени вычислений каждый из К/2 решающих блоков 4 последовательно передает в блок 2 полученные массивы данных (фиг. 6). Параллельно с работой К/2 решающих блоков 4 в группе решающих блоков осуществл етс расчет пол дл предьщущего временного сло ( по алгоритму, представленному на фиг. 8), После того, как получена информа ци при расчете пол в решающих блоках i(4i M котора на следующем временном шаге используетс дл расчета условий сопр жени с шагом Н/2, осуществл етс последовательна передача вычислительных значений пол через узлы коммутатора 5- данных в решаюш ие бл рси . Передав информацию, решающие блоки |.+.д, продолжают выГголнение программы по вычислению пол (фиг. 6). Рассмотрим более подробно цикл п редачи информации, например, из бло ка 4„ в блок 4-,. Решающий блок 4 адресуетс к триггеру 38 за вок как к внешнему устройству и устанавливает запрос |На передачу в триггере 38(фиг.2), с выхода которого запрос поступает в узел приоритетов (элементы 39, 40 41). Если есть запросы от других ре шающих блоков ,. то в ветствии с приоритетом только ном узле 6 коммутатора 5„.данных выходе элемента 40 формируетс активный сигнал. Пусть приоритет блока 4j вьште остальных в данной группе . Тогда на выходе элемента 40 формируетс активный сигнал Запрос, который через выход 32 узла поступает ко всем узлам .. Затем решающий блок 4. формирует на выходах 15 адрес пол пам ти уела 64 решающего блока 4 , на выходах передаваемые данные, а на выходе 16 управл ющий сигнал ЗПП. Эта информаци через входы 24, 23, 25 узла 6, входные ключи 43,42,44 и выходы 27, 26,28 узла 6., поступает соответственМ 6,-6. но на выходы 30, 29, 31 узлов Только в узле 6 срабатывает дешифратор 45 адреса. По совкупности активных сигналов с выхода дешифратора 45 адреса и с выхода элемента ИЛИ 46 срабатывает элемент И 47, выходной сигнал которого устанавливает триггер 49 в единицу. Триггер 49 формирует управл ющий сигнал Захват, который через выход 19 узла 6 поступает на вход 22 блока А и переводит в третье состо ние информационные , адресные и управл ющие выходные буферы блока 4, а адрес, информаци и управл ющий сигнал ЗПП соответственно через входы 30, 29, 31 узла 6, входные ключи 50, 51, 52, выходы 17, 18, 19 узла 6j поступают на входы 20-22 решающего блока 4. Таким образом, происходит передача данных под управление решающего блока 4 в узел 64 пам ти блока 4 . Дл блока 4 поле пам ти разбито на к+1 областей, причем одна область находитс в собственном блоке 4, а остальные К областей распределены в блоках 4 -4 . По окончании цикла передачи сбрасываетс триггер 38 за вок и соответственно переводитс в исходное состо ние буфер решающего блока 4. Получив информацию с предыдущего временного сло , решающие блоки -.. приступают к выполнению программ по расчету одномерной задачи с шагом Н/2. Полученные результаты решающие блоки последовательно через коммутаторы управл ющих сигналов передают в блок 2, где происходит вычисление суперпозиции полученных решений с шагом Н и Н/2the control unit is connected to the information outputs of the memory node of the control unit, the first output of the first group of outputs of the distributor: the pulses of the control unit is connected to the write input of the memory node of the control unit, the second output of the first group of outputs of the pulse distributor of the control unit is connected control, the outputs of the control unit's address register are connected to the address inputs of the memory unit of the control unit, the first output of the second group of outputs of the pulse distributor of the control unit It is connected to the control input of the coefficient register of the control unit, the second output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the command counter of the control unit, the third output of the second group of outputs of the distributor of pulses of the control unit is connected to the control input of the address register of the control unit, fourth output the second group of outputs of the pulse distributor of the control unit is connected to the control inputs of the keys of the first group of the unit; the control; five output of the second group of outputs; the pulse limiter of the control unit is connected to the first inputs of the elements of the first group of the control unit, the sixth output of the second group of signals of the pulse distributor of the control unit is connected to the first inputs of the elements of the second group of the control unit, the seventh output of the second group of outputs of the pulse distributor of the control unit is connected to control inputs of keys the second group of the control unit, the eighth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the command register register The control of the ninth output of the second group of outputs of the distributor of the pulses of the control unit is connected to the control input of the register of the result of the superposition of the control unit; the tenth output of the second group of outputs of the distributor of pulses of the control unit is connected to the control input of the register of the initial step of the control unit; pulse control unit connected to the control input of the adder control unit, twelve output of the second group of the pulse distributor unit The control is connected to the control input of the half-step register of the control unit, the first group of inputs of the pulse distributor of the control unit is connected to the outputs of the decoder of commands of the control unit whose inputs are connected to the outputs of the command register of the control unit, the outputs of the keys of the second group of the control unit are connected to information inputs of the coefficient register control unit, command register of control unit, half-step register of control unit, the first groups of information inputs of the register initially The first step of the control unit and the register of the result of the superposition of the control unit, the information inputs of the keys of the first group of the control unit are connected to the outputs of the elements OR groups of the control unit, the first inputs of which are connected to the outputs of the elements AND of the first group of the control unit, the second inputs of the elements OR of the group of the control unit are connected to the outputs of the elements And the second group of the control unit. the second inputs of the elements And the first group of the control unit are connected to the outputs of the coefficient register of the control unit; the second inputs of the elements And the second group of the control unit are connected to the first group of outputs of the superposition controller result register of the control unit; the outputs of the command counter of the control unit are connected to information inputs of the address register of the control unit, The codes of the half-step register of the control unit are connected to the first group of inputs of the adder of the control unit, the first group of inputs of which is connected to the outputs The initial step register of the control unit, the outputs of the adder of the control unit are connected to the second group of information inputs of the superposition result register of the control unit, the second group of outputs of which is connected to the second group of information inputs of the initial step register of the control unit, the key outputs of the first group of the control unit are connected to the information inputs of the output register the control switches of the first and second GRUPP, the outputs of the input information keys of the control switches of the control signals, ne The second and second groups are connected to the information inputs of the keys of the first group of the control unit, the third output of the first group of outputs of the pulse distributor is connected to the second inputs of the first elements AND switches of the control signals of the first and second groups, the fourth output of the first group of outputs of the distributor and pulses are connected to the second inputs of the third elements and control switches of the first and second groups, the outputs of the fourth elements and which are connected to the second group of inputs of the pulse distributor the control locus, the outputs of the address register of which are connected to the inputs of the first address decoder of the control switches of the first and second groups, the outputs of the output information keys of the group and the inputs of the input registers of each switch of the control signals of the second group are connected to the information inputs of the keys of the first group and the outputs of the keys of the second group the corresponding decision block of the second group, the inputs of the second address decoder, the second input of the fourth element And the second input of the second element And the output of the first And each switch of control signals of the second group is connected respectively to the outputs of the address register, the third and fourth outputs of the first group of outputs of the pulse distributor and the second input of the second group of inputs of the pulse distributor of the corresponding decision block of the second group, outputs of input address keys, outputs of input information keys , the output of the output trigger, the output of the input control key of each switching node of the first and second data switches are connected respectively to the first the inputs of the elements And the fourth group, with the first inputs of the elements AND the third group, with the first input of the first group of inputs distribution. pulse splitter and second inputs of 1 and 3 third and fourth groups, second input of the second element And the corresponding decision block of the first and second groups, key outputs of the first group, address register outputs, first and third outputs of the first group of pulse distributor outputs of each block of the first and second groups are connected respectively with information inputs of the output information keys of the group, information inputs of the output address keys of the group, information inputs of the output control key, control the input of the first decoder of the corresponding switching node of the second and second data switches, the outputs of the output information keys of each switching node of the first data switch are connected to the inputs of the input information keys of the switching nodes of the second data switch; the outputs of the output information keys of each switching node of the second data switch are connected to the inputs of the information input the keys of the switching nodes of the first data switch, the outputs of the output address keys of the group, the outputs of the output x control keys, outputs of output triggers of each switching node of the first data switch are connected respectively to information inputs of input address keys of a group, information inputs of input control keys, to inputs of a second OR element of switching nodes of a second data switch, outputs of output address keys of a group, outputs of output control keys, the outputs of the output triggers of each switching node of the second data switch are connected respectively to the information inputs of the input addresses GOVERNMENTAL group key information inputs of input steering keys, the inputs of the second OR gate of switching nodes of the first data switch. 1 The invention relates to digital computing, in particular to devices for processing digital data, and can be used to solve partial differential equations. A device for solving differential equations is known, which contains decision blocks, information links, switches, an information bus, an I / O unit, a control block, and each decision block contains a microprocessor, a storage unit, groups of elements OR tl3. A disadvantage of this device is the limited bandwidth of the information bus, which is common to all decision blocks and allows loading and exchange between decision blocks in series, which reduces the overall performance. Closest to the present invention is a device containing decision blocks, each of which is connected through a switch to two-way communications with the information bus, a control device connected by two-way communications with an input / output device with a data bus, and each decision block contains read and write registers, keys, communication node, microprocessor connected by two-way communications with a memory device connected by the corresponding input and code to the input and output of the decision block, with Connected switches, the control inputs of each switch are connected to the corresponding outputs of control device 2. The disadvantage of this device is low productivity, which is a consequence of the fact that, on the one hand, the presence of a common control bus for turning on and off all microprocessors provides only a synchronous mode of their operation, on the other hand, there is a common information bus that communicates with each other. decisive blocks, leads to the necessity of sequential exchange of information between decisive blocks, while microprocessors, waiting for the end of the exchange, are simple. The aim of the invention is to improve the performance of the device 602. The goal is achieved in that a device for solving information equations comprising a control unit, a first group of K decision blocks and a first group of K control signal switches, each control signal switch containing an input register , output register, group of output information keys, group of input information keys, four elements And, and two address decoder, outputs of the register of output of the control switch with The signals are connected to the information inputs of the output information switches of the control signals, the outputs of the input register of the control signals switch are connected to the information inputs of the input information keys of the control signals switch, the output of the first element And the control signals switch is connected to the synchronization input of the output registers of the control signals , the output of the second element And the switch control signals connected to the control inputs of the output information key the control signal switch, the output of the first decoder address of the control signal switch is connected to the first inputs of the first and third elements of the control signal switch, the output of the third control signal switch element AND is connected to the control inputs of the control information input switches of the second signal the address decoder of the switch of control signals is connected to the first inputs of the second and fourth elements AND of the switch of control signals, the output of the fourth ele The control signal switch And is connected to the input register synchronization input, the decision block contains the sweep result register, pulse distributor, multiplicable register, command decoder, multiplier register, adder, command register, command counter, partial product register, two groups of keys, six groups And elements, three groups of elements OR, address register, memory node, STI element, NOT element, two AND elements, the output of the NOT element of the decision block is connected to the first inputs of the AND elements of the first and second groups the output unit of the second element AND the decision block is connected to the first input of the element OR of the decision block, the outputs of the elements AND of the third group of the decision block are connected to the first inputs of the RSHI elements of the first group of the decision block, the outputs of the elements AND of the fourth group of the decision block are connected to the first inputs of the elements OR of the second group of the decision block, the key inputs of the first group of the decision block are connected to the information outputs of the memory node of the decision block, the key outputs of the second group of the decision block are connected to the second inputs The AND elements of the first group of the decision block, the outputs of which are connected to the second inputs of the OR elements of the first group of the decision block, the outputs of the address register of the decision block are connected to the first inputs of the AND elements of the second group of the decision block, the outputs of which are connected to the second inputs of the OR elements of the second decisive group unit, the first output of the first group of outputs of the pulse distributor of the decision block is connected to the second input of the first element AND of the decision block, the second output of the first group of outputs of the pulse distributor of the decision block the block is connected to the reading input of the memory node of the decision block, the output of the first element AND the decision block is connected to the second input of the OR element of the decision block, the output of the OR element of the decision block is connected to the write input of the memory node of the decision block, the outputs of the OR elements of the first and second decision groups the block is connected respectively to the information and address inputs of the memory node of the decision block, the first. the output of the second group of outputs of the decision block pulse distributor is connected to the control input of the register of the multiplier of the decision block, the second output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the counter of commands of the decision block, the third output of the second group of outputs of the pulse distributor of the decision block. connected to the control input of the address block of the decision block, the fourth output of the second group of outputs of the pulse distributor of the decision block is connected to the control inputs of the keys of the first group of the decision block, the five output of the second group 0 of the pulse distributor of the output block of the fifth block the decision block, test the output of the second group of outputs of the pulse distributor of the decision block connected to the first inputs of the elements And the sixth group of the decision block, the seventh output of the second group you ods of a decoupler of a decisive block are connected to control inputs of keys of the second group of a decisive block, the eighth output of the second group of outputs of a distributor of pulses of a decisive block is connected to a control input of a register of commands of a decisive block register of the result of the decision block sweep; the tenth output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the register; the decision block, the eleventh output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the adder of the decision block, the twelfth output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the partial output register of the decision block of the decision block connected with the outputs of the decider decoder commands, the inputs of which are connected to the outputs of the register of the commands of the decision block, the outputs of the register are multiplied Ate connected to the second inputs of elements And the fifth group of the decision block, the first group of outputs of the register of the result of running the decision block connected to the second inputs of elements And the sixth group of the decision block, outputs of the elements And the fifth and sixth groups of the decision block connected to the inputs of the elements OR of the third decision group block, the outputs of which are connected to the information inputs of the keys of the second group of the decision block, the outputs of the keys of the first group of the decision block are connected to the information inputs of the register of the multiplier o block, register of commands of the decision block, register of partial production of the decision block by the first group of information inputs of the register of the multiplying decision block, first group of information inputs of the register of the result of the sweep of the decision block, outputs of the counter of commands of the decision block are connected to the inputs of the address register of the decision block, outputs of the register of partial product of the decision block block is connected to the first group of inputs of the decision block adder, the second group of inputs of which is connected to the outputs of the register of multiplicand A decisive block, the outputs of the decision block adder are connected to the second group of information inputs of the register of the result of the deciding block; the second group of outputs of which is connected to the second group of information inputs of the multiplicable block register, the outputs of the output information keys of the group, and the outputs of the input information keys of the group of each switch of control signals the first group is connected respectively with the information inputs of the keys of the first group and the outputs of the keys of the second group of the corresponding the decision block of the first group, the inputs of the second address decoder, the second input of the fourth element I. the second input of the second element And the output of the first element AND of each commutator of the first group are connected respectively to the outputs of the address register, the third and fourth outputs of the first group of outputs of the pulse distributor and the first input of the second group of inputs of the pulse distributor of the corresponding decision block of the first group, the second group of M decision blocks, the second group of M control signal switches, the first data switch, which contains the K switching nodes, and the second data switch, which contains ITM of switching nodes; each switching node of the first and second data switches contains two address decoders, a trigger trigger, two NOT elements, two AND elements, two OR elements, a group of output information keys, a group of output address keys, an output control key, an output trigger, a group of input address keys, a group of input information keys, an input control key, the output of the first addressing switch of the switching node of the data switch is connected to the synchronization input of the trigger by the switch node data generator, trigger output for the data switch switching node is connected to the first input of the first element AND and the first input of the first element OR of the data switch switching node, the output of the first element OR of the previous data switch switching node is connected to the input of the first element NOT and to the second input of the first the element OR of the data switch switching node, the second input of the first element OR of the first switching node of the data switch is connected to the input of the logical zero of the device, the output of the first element is NOT The data switch is connected to the second input of the data switch switching node I, the output of which is connected to the control inputs of the data switch group of the data switch switching node, the output switch keys of the group and the output control key of the data switch switching node, the output of the second address decoder switch data switch is connected to the first input of the second element And the switching node of the data switch, the output of the second element OR switch switching node The data slot is connected to the second input of the second element of the data switch switching node, the output of which is connected to the first input of the output trigger, to the input of the second element NOT and to the control inputs of the input address keys of the group, the input information keys of the switch, the input control key of the switch switching node data, the output of the input control key of the switching node of the data switch is connected to the first output of the write to the memory of the switch node of the dann switch, the output of the second element NOT of the switching node The tathator is connected to the second input of the output trigger of the data commutation switching node; the control unit contains a memory node, an address register, two groups of keys, a group of OR elements, two groups of AND elements, a half step register, a command counter, a command register, an adder, a coefficient register , the command decoder, the initial step register, the pulse distributor, the superposition result register, the keys of the keys of the first group of the control unit are connected to the information inputs of the memory unit of the control unit, the keys of the second group The control unit is connected to the information outputs of the memory unit of the control unit; the first output of the first group of outputs of the pulse distributor of the control unit is connected to the write input of the memory node of the control unit; the second output of the first group of outputs of the pulse distributor of the control unit is connected to the input input of the memory node of the control unit, the outputs of the control unit address register are connected to the address inputs of the memory unit of the control unit, the first output of the second group of outputs of the pulse distributor of the control unit It is connected to the control input of the coefficient register of the control unit, the second output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the counter of commands of the control unit, the third output of the second group of outputs of the distributor of control unit pulses is connected to the control input of the register of the control unit, the fourth output of the second group of outputs of the pulse distributor of the control unit is connected to the control inputs of the keys of the first group of the control unit; the fifth output of the second group of output in the pulse distributor of the control unit is connected to the first inputs of the elements of the first group of the control unit; the sixth output of the second group of outputs of the pulse distributor of the control unit is connected to the first inputs of the elements of the second group of the control unit; the seventh output of the second group of outputs of the pulse distributor of the control unit is connected to control inputs keys of the second group of the control unit; the eighth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the register lp control unit ninth vsod second outputs of the control unit of the distributor group of pulses is connected to a control input of the register control unit superposition result, tenth output of the second group of outputs of the distributor. the pulses of the control unit are connected to the control input of the register of the initial step of the control unit. the eleven output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the adder of the control unit; the twelfth output of the second group of outputs distributes the pulses of the control unit connected to the control input of the half-step register of the control unit; the first group of inputs of the pulse distributor of the control unit is connected with the outputs of the decoder commands of the control unit, the inputs of which are connected to the outputs of the register of commands of the control unit, the outputs of the keys of the second group of the control unit and connected to the informational inputs of the coefficient register of the control unit, the command register of the control unit, the half-step register of the control unit, the first groups of information inputs of the register of the initial step of the control unit and the supervisor result register of the control unit, the information inputs of the keys of the first group of the control unit are connected to the outputs of the OR elements control unit, the first inputs of which are connected to the outputs of the elements AND the first group of the control unit, the second inputs of the elements OR of the group BL The control unit is connected to the outputs of the second elements of the second group of the control unit, the second inputs of the elements of the first group of the control unit are connected to the outputs of the coefficient register of the control unit, the second inputs of the second elements of the second group of the control unit are connected to the first group of the output outputs of the superposition controller control outputs, the outputs of the command counter the control unit is connected to the information inputs of the control unit address register; the outputs of the half-step register of the control unit are connected to the first input group in the control unit adder, the second group of inputs of which is connected to the outputs of the half-step register of the control unit, the outputs of the control unit's adder are connected to the second group of information inputs of the superposition result register of the control unit, the second group of outputs of which are connected to the second group of information inputs of the register of the initial step of the control unit, the outputs of the keys of the first group of the control unit are connected to the information inputs of the output register of the jrnpasters switches of the first and second groups UCP, the outputs of the input information keys of the control switches of the first and second groups of signals are connected to the information inputs of the keys of the second group of the control unit 1 and the third output of the first group of outputs of the pulse distributor of which are connected to the second inputs of the first elements AND of the control switches of the first and second groups, the fourth the output of the first group of outputs of the pulse distributor is connected to the second inputs of the third elements AND switches of the control signals of the first and second groups, the outputs of the fourth e Elements And which are connected to the second group of inputs, the pulse distribution unit of the control unit, the outputs of the address register of which are connected to the inputs of the first address decoder of the switches of the control signals of the first and second groups, the outputs of the output information keys of the group and the inputs of the input registers of each switch of the control signals of the second group are connected with information inputs of keys of the first group and outputs of keys of the second group of the corresponding decision block of the second group, inputs of the second address decoder, watts The input of the fourth element And the second input of the second element And the output of the first element And each switch control signals of the second group are connected respectively to the outputs of the address register, the third and fourth outputs of the first group of outputs of the pulse distributor and the second input of the second group of inputs of the pulse distributor of the corresponding decision block the second group, the outputs of the input address keys, the outputs of the input information keys, the output of the output trigger, the output of the input control key of each node Utsii first and second data switches are connected respectively with the first inputs of the elements of the fourth group, with the first inputs of the elements of the third group, with the first input of the first group of inputs of the pulse distributor and the second inputs of the elements of the third and fourth groups, the second input of the second element And the corresponding decision unit the first and second groups, the outputs of the keys of the first group, the outputs of the address register, the first and third outputs of the first group of outputs of the pulse distributor of each decision block of the first and second The group is connected to the information inputs of the output information keys of the group, the information inputs of the output address keys of the group, the information input of the output control key, the control input of the first decoder of the corresponding switching node of the first and second data switches, the output information keys of each switching node of the first data switch are connected with the inputs of the input information keys of the switching nodes of the second data switch, the outputs of the output information The keys of each switching node of the second data switch are connected to the inputs of the input information keys of the switching nodes of the first data switch, the outputs of the output address keys of the group, the outputs of the output control keys, and the outputs of the output triggers of each switching node of the first data switch are connected respectively to the information inputs of the input address keys of the group , information inputs of the input control keys, with the inputs of the second element OR of the switching nodes of the second data switch, output The output address keys of the group, the outputs of the output control keys, the outputs of the output triggers of each switching node of the second data switch are connected respectively to the information inputs of the input address keys of the group, information inputs of the input control keys, to the inputs of the second element OR of the switching nodes of the first data switch. FIG. 1 shows a block diagram of the proposed device; in fig. 2 is a specific implementation of the switching node; in fig. 3 is a concrete implementation of a decision block; in fig. 4 shows a specific implementation of the control unit; in fig. 5 shows a specific implementation of a control signal switch; in fig. 6 - time diagram of the device; in fig. 7 is a specific implementation of an I / O buffer; in fig. 8 algorithm of operation of the decision block; in fig. 9 shows the algorithm for calculating the superposition by the control unit. The device (FIG. 1) contains a block of 1 I / O, a control unit 2, a commutator 3 –3 d, control signals, decision blocks, switches. data, each of which contains, respectively, switching nodes 6 ,. -6. . and 6,. In addition, the device contains output information buses 7, input information buses 8, output control buses 9, input control buses, and address buses 11. Each decision block 4 contains the first group of information inputs 12,. request input 13, group of information outputs 14, group of address outputs 15, write output, read output, write code in memory 16, each node 6 contains the first group of address inputs 17, the first group of outputs 18, the capture output and the first write output in memory 19. Each rushing unit 4 contains a group of address inputs 20, a second group of information inputs 21, a capture input and a write input in memory 22. Each node 6 contains the first group of inputs 23. the first group of address inputs 24, the first write input to the memory and the write input 25, the second group of information outputs 26, the second group of address outputs 27, the second write output to memory 28, the second group of inputs 29, the second group of addresses in ports 30 , the second entry to the memory 31, the output of the request 32, the inputs of the request, the priority output 34, with the priority input 35, the input logic zero 36 of the device. The switching node 6 of the data switch 5 (FIG. 2) contains the first address decoder 37, the trigger 38 of the wok, the first element NOT 39, the first element AND 40, the first element OR 41 a group of output information keys 42, the group of output address keys 43, the output control key 44, the second decoder 45 address, the second element is OR 46, the second element is AND 47, the second element is NOT 48, the output trigger 49, the group of input address keys 50, the group of input information keys 51, the input control key 52. Decisive unit (FIG. 3) contains a register of the result of sweep 53, a pulse distributor 54, a multiplier register 55, a command decoder 56, a multiplier register 57, an adder 58, a command register 59, a command counter 60, a partial output register 61, an input / output buffer 62, an address register 63 , memory node 64, element OR 65i, groups of elements OR 65, 65, element NOT 66, elements AND 67-, 6, groups of elements AND 67, -67 /. Control unit 2 (FIG. 4) contains a memory node 68, address register 69, input-output buffer 70, half-step register 71, command counter 72, command register 73, adder 74, coefficient register 75, command decoder 76, initial step register 77, pulse distributor 78 , the register 79 result of superposition. Control switchboard 3 (FIG. 5) contains the output register 80, the group of output information keys 81, the first decoder 82 addresses, the first element And 83, the second element And 84, the group of input information keys 85, the register 86 input, the third element And 87, the fourth element And 88, the second decoder 89 addresses. The buffers 62, 70 have the structure shown in FIG. 7, they contain two groups of elements AND 90, 91, a group of elements OR 92, two groups of keys 93.94. The device works as follows. In the initial state, the device is prepared for operation, t. e. at node 68, the memory of control unit 2 is recorded through block 1 of control programs, arrays of coefficients, initial and boundary conditions, and at nodes 64 of these decisive blocks 4. -4 control programs are recorded. Consider the operation of the device using the example of a two-dimensional parabolic equation type 01 defined in a unit square (,), approximated by the finite difference method using locally one-dimensional schemes, t. e i, g f, g i, g 1-tt Т T g - y2 The initial grid domain W is divided into a subregion of dimension (|; x |), where H, (f, 1). At the formed additional boundaries located at a distance H from each other, the conjugation conditions are determined by implementing the following steps: solving a one-dimensional problem (2) with a step H U (for example, sweep method) in decision blocks. , the result is U, the solution of the one-dimensional problem (2) with a step (for example, the method of race) in the decision blocks. , in, h J 112, the result is obtained vJ о. The calculation of the superposition of the solutions obtained in the control unit 2 by the formula. , j + w. four. , jH / 2 1 ,. i. n-b, g: i i. e the solution on the additional boundaries of the one-dimensional problem (3) with a step Y AI (for example, the sweep method) in the decision blocks in the result is obtained U The solution of the problem in the subdomains is carried out in the second group of decision blocks (for example, (The sweep method. Formula sweep method following t + l l-oC; Ol fii. . (u. e,. To implement the described algorithm, the control unit 2 accumulates over tires 11, 7, 9, respectively, the address, data, and signal PZ of the air-blast. In the switch 3 of the control signals to which the control unit 2 is addressed, the address decoder 82 is triggered (FIG. 5), from the output of which the active signal, together with the active signal of the signaling point of the BWM, is received at the inputs of the element E 83. According to the signal from the output of the element And 83, the transmitted information Tin 7 is recorded in the register 80 and at the same time, via the request output of the switch 3, the request signal enters the distributor 54 of the pulses of the decision unit 4. On a request signal, decision block 4 switches to the information reading subroutine from the output register VO. For this, the decision block 4 sets the address of the switch 3 at the address outputs. which is fed to the input of the address decoder 89, and the active signal is transmitted via the THU UVB bus. From the totality of the active signals at the input of the AND 84 element, the output keys 81 connect the outputs of the register 80 to the inputs 12 of the decision block 4 and the information is recorded through the input and output buffer 62 into the result register of the sweep 53, and then stored in the memory node 64 (FIG. 3). According to the commands of the control unit 2, the source information (coefficients, values, boundary conditions) is loaded into the first decision unit 4 and the last command of the transmitted array starts the decision unit 4 to execute the program for solving a one-dimensional problem with step H (sweep method). For this, the code corresponding to the transfer of control and the address of the transition are transmitted to decision block 4 (the algorithm of operation of decision block 4 is shown in detail in FIG. eight). Then, the control unit 2 switches through the control signal switch 3 to the second decision unit 4, loads the source information with the memory node 64 and transfers control to the decision unit 4, which starts to execute its own program, and at this time the control unit 2 switches to the next block 4, thus, all K / 2 decision blocks 4 with a shift in time execute programs for determining conjugation conditions at the stage of solving a one-dimensional problem with step N. FIG. Figure 6 shows the resource utilization diagram of the proposed device for a two-dimensional problem, with first showing the step of calculating a field on a J-M time layer, followed by linking stages j + l-ro of the time layer. After the calculation is performed in any of the decision locks 4 and the field value is determined with a step H, the decision block 4 reports this to the control unit 2. To do this, Solving Unit 4 sets at output 15 the address of switch 3 of control signals at output 14 to transfer data to Block 2, and at output 16, the active signal WU UVB. From the totality of these signals, the switch 3 control signals (FIG. 5) receives information into register 86 and further with a control signal. The request over bus 10 does not transfer control to block 2, which passes to the read subroutine, including issuing the address of switch 3 over buses 11, which is fed to the input of address decoder 82, and the control signal THAT ON BUS 9. The active signal from the output of the element And 87 information from the register 86 through the keys 85 enters the information buses 8 through the input / output buffer (FIG. 4) into register 79 of block 2, and then written to memory node 68. Further, in the same way, the remaining words of the obtained mass from block 4 to block 2 are taken from. Similarly, after completing the calculations, each of the K / 2 decision blocks 4 sequentially transfers to the block 2 the resulting data arrays (Fig. 6). In parallel with the operation of K / 2 decision blocks 4, in the group of decision blocks, the field is calculated for the previous time layer (according to the algorithm shown in FIG. 8) After calculating the information in calculating the field in the decision blocks i (4i M which is used in the next time step to calculate the conjugation conditions with the step H / 2, the computational field values are transmitted via the 5-data switch nodes in deciding on blci. By transmitting information, decisive blocks. +. d, continue to execute the program for calculating the floor (FIG. 6). Let us consider in more detail the cycle of information transfer, for example, from block 4 "to block 4- ,. Decider 4 is addressed to flip-flop 38 as an external device and establishes a | Transmit request in flip-flop 38 (FIG. 2), from the output of which the request goes to the priority node (elements 39, 40 41). If there are requests from other decision blocks,. This is due to priority only to the nominal node 6 of the switch 5 ". data output element 40 is formed active signal. Let the priority of block 4j be the rest in this group. Then, at the output of element 40, an active signal is generated. A request, which through the output 32 of the node goes to all the nodes. . Then decider 4. at outputs 15, it forms the address of the memory field of the 64 decision unit 4, the transmitted data at the outputs, and output 16 of the control signal of the STP. This information is via inputs 24, 23, 25 of node 6, input keys 43,42,44, and outputs 27, 26,28 of node 6. , comes correspondingly 6, -6. but to the outputs 30, 29, 31 nodes Only in node 6 the address decoder 45 is triggered. According to the combination of active signals from the output of the address decoder 45 and from the output of the element OR 46, the element AND 47 is triggered, the output of which sets the trigger 49 to one. The trigger 49 generates a control signal Capture, which, through output 19 of node 6, enters input 22 of block A and transfers information, address and control output buffers of block 4 to the third state, and the address, information and control signal of the STD, respectively, through inputs 30 , 29, 31 of node 6, input keys 50, 51, 52, outputs 17, 18, 19 of node 6j are fed to inputs 20-22 of a decision block 4. Thus, data is transferred under the control of the decision block 4 to the node 64 of the memory of block 4. For block 4, the memory field is divided into k + 1 regions, with one region in its own block 4, and the remaining K regions are distributed in blocks 4-4. At the end of the transfer cycle, the flip-flop 38 is reset and, accordingly, the decision block 4 is reset to its initial state. Having received information from the previous time layer, the decisive blocks are. . proceed to the implementation of programs for calculating a one-dimensional problem with a step H / 2. The obtained results are decisive blocks sequentially through the switch control signals are passed to block 2, where the superposition of the obtained solutions with step H and H / 2 is calculated.

(подробный алгоритм приведен на фиг. 9). Результат вычислени загру|Жаетс в блоки передаетс управление на выполнение по расчету одномерной задачи с шагомЬ на дополнительных границах, а к этому времени заканчиваетс расчет пол в группе решающих блоков результаты передаютс в блок управлени 2. Блок управлени 2 приступает к вьтоду промежуточных значений на внешнее устройство (накопитель или регистратор).(a detailed algorithm is shown in Fig. 9). The result of the calculation is loaded into the blocks. The control is transferred to perform the calculation of a one-dimensional task with pitch on additional boundaries, and by this time the floor is finished calculating in the group of decision blocks, the results are transferred to control unit 2. Control unit 2 proceeds to receive intermediate values to an external device (drive or recorder).

Результат расчета с шагом h из блока через узлы иThe result of the calculation with step h from the block through the nodes and

узлы последовательно передаютс в освободившиес к зтому времени блоки 4 -4д,, где осуществл етс расчет пол . Блоки 1 fj приступают к программе расчета с шагом Н дл следующего временного сло .the nodes are successively transmitted in blocks of 4-4 d vacant by this time, where the field is calculated. Blocks 1 fj proceed to the calculation program with a step H for the next time layer.

Описанна последовательность повтор етс до тех пор, пока не закончитс врем моделируемого процесса.The sequence described is repeated until the time of the simulated process ends.

Таким образом, введение новых функциональных блоков и св зей позвол ет повысить производительность устройства за счет распараллеливани вычислительного процесса в решающих блоках 1 и 4-|-4дц. 789 fOft fOfx} /OfM)Thus, the introduction of new functional blocks and connections allows to improve the performance of the device due to the parallelization of the computational process in the decision blocks 1 and 4- 4dts. 789 fOft fOfx} / OfM)

I/// I ///

//

V f fV f f

6868

Т-у YTY Y

J77J77

ff1ff1

ЧТУВВChTUVV

3(7 УВВ3 (7 UVV

сригЛsrigL

))

РвЧ(ч) nvff)RFT (h) nvff)

ff

P84(k) )P84 (k))

iUt/f/M Вы SodaiUt / f / M You Soda

II

omS,78omS, 78

mm

Фие.7Fie.7

фиг. 8FIG. eight

Фае. 9Faye. 9

Claims

A device for solving differential equations, comprising a control unit, a first group of K decision blocks and a first group of k control signal switches, each control signal switch comprising an input register, an output register, a group of output information keys, a group of input information keys, four AND elements and two address decoders, the outputs of the output register of the control signal switch switch are connected to the information inputs of the output information keys of the control signal switch, you the strokes of the input register of the control signal switch are connected to the information inputs of the input information keys of the control signal switch, the output of the first element And the control signal switch is connected to the synchronization input of the output register of the control signal switch, the output of the second element And of the control signal switch is connected to the control inputs of the output information keys of the control switch signals, the output of the first decoder of the address of the switch control signals is connected from the first and the inputs of the first and third elements And the control signal switch, the output of the third element And the control signal switch is connected to the control inputs of the input information keys of the control signal switch, the output of the second decoder of the control signal switch address is connected to the first inputs of the second and fourth elements And the control signal switch, output the fourth element AND of the control signal switch is connected to the input of the input register synchronization, the decision block contains the register run result, pulse distributor, multiplier register, instruction decoder, multiplier register, adder, instruction register, instruction counter, partial product register, two groups of keys, six groups of AND elements, three groups of OR elements, address register, memory node, OR element, element NOT, two elements AND, the output of the element NOT of the decision block is connected to the first inputs of the elements AND of the first and second groups of the decision block, the output of the second element AND of the decision block is connected to the first input of the element OR of the decision block, the outputs of the elements AND of the third group of the crucial unit are connected to the first inputs of the OR elements of the first group of the critical unit, the outputs of the elements AND of the fourth group of the critical unit are connected to the first inputs of the OR elements of the second group of the critical unit, the inputs of the keys of the first group of the critical unit are connected to the information outputs of the memory node of the critical unit, the outputs of the keys the second group of the critical unit are connected to the second inputs of the AND elements of the first group of the critical unit, the outputs of which are connected to the second inputs of the elements OR of the first group of the critical unit a, the outputs of the address register of the decision block are connected to the first inputs of the AND elements of the second group of the decision block, the outputs of which are connected to the second inputs of the elements OR of the second group of the decision block, the first output of the first group of outputs of the pulse distributor of the decision block is connected to the second input of the first element And of the decision block, the second output of the first group of outputs of the pulse distributor of the crucial unit is connected to the reading input of the memory unit of the critical unit, the output of the first element And of the critical unit is connected to the second input of the OR element of the deciding block, the output of the element OR of the deciding block is connected to the recording input of the deciding block memory node, the outputs of the OR elements of the first and second groups of the deciding block are connected respectively to the information and address inputs of the deciding block memory node, the first output of the second group of outputs of the deciding block pulse distributor is connected with the control input of the register of the multiplier of the decisive block, the second output of the second group of outputs of the pulse distributor of the decisive 'block is connected to the control input of the counter of the decisive commands the third output of the second group of outputs • the pulse distributor of the critical block is connected to the control input of the address register of the critical block, the fourth output of the second group of outputs of the pulse distributor of the critical block is connected to the control inputs of the keys of the first group of the critical block, the fifth output of the second group of outputs of the pulse distributor of the critical block connected to the first inputs of the elements And the fifth group of the decisive block, the sixth output of the second group of outputs of the pulse distributor of the decisive block is connected to the first inputs of the elements And the sixth group of the crucial unit, the seventh output of the second group of outputs of the pulse distributor of the critical unit is connected to the control inputs of the keys of the second group of the critical unit, the eighth output of the second group of outputs of the pulse distributor of the critical unit is connected to the control input of the register of commands of the critical unit, the ninth output of the second the group of outputs of the pulse distributor of the decisive block is connected to the control input of the register of the result of the run of the decisive block, the tenth output of the second group of outputs the pulse distributor of the decision block is connected to the control input of the register of the multiplier decision block, the eleventh output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the adder of the decision block, the twelfth output of the second group of outputs of the pulse distributor of the decision block is connected to the control input of the register of the partial product of the decision block the group of inputs of the distributor of pulses of the decisive block is connected to the outputs of the decoder commands of the decisive block, the inputs which is connected to the outputs of the register of instructions of the decisive unit, the outputs of the register of the multiplier are connected to the second inputs of the elements of the fifth group of the decisive block, the first group of outputs of the register of the result of the run of the decisive block is connected to the second inputs of the elements of the sixth group of the decisive block, the outputs of the elements of the fifth and sixth groups of decisive blocks are connected to the inputs of the OR elements of the third group of the decision block, the outputs of which are connected to the information inputs of the keys of the second group of the decision block, the outputs of the keys of the first group the decision block are connected to the information inputs of the register of the factor of the decision block, the register of instructions of the decision block, the register of the partial product of the decision block, the first group of information inputs of the register of the multiplier decision block, the first group of information inputs of the register of the result of the run of the decision block, the outputs of the counter of commands of the decision block are connected to the inputs of the register addresses of the decision block, the outputs of the register of the partial product of the decision block are connected to the first group of inputs of the adder of the decision block ka, the second group of inputs I of which is connected to the outputs of the register of the multiplicative decision block, the outputs of the adder of the crucial block are connected to the second group of information inputs of the register of the result of the run of the critical block, the second group of outputs of which is connected to the second, the group of information inputs of the register of the multiplicative decision block, the outputs of the output information the group keys and the outputs of the input information keys of the group of each switch of the control signals of the first group are connected respectively to the input information information and the keys of the first group and the outputs of the keys of the second group of the corresponding decision block of the first group, the inputs of the second address decoder, the second input of the fourth element And, the second input of the second element And and the output of the first element And of each switch of the first group are connected respectively with the outputs of the address register, the third and the fourth outputs of the first group of outputs of the pulse distributor and the first input of the second group of inputs of the pulse distributor of the corresponding decision block of the first group, characterized in that, in order to performance, it introduced the second group of M decision blocks, the second group of M control signal switches, the first data switch, which contains K switching nodes, and the second data switch, which contains AND switching nodes, each switching node of the first and second data switches contains two address decoders, a request trigger, two NOT elements, two AND elements, two OR elements, a group of output information keys, a group of output address keys, an output control key, an output trigger, a group input address keys, a group of input information keys, an input control key, the output of the first decoder of the address of the switching node of the data switch is connected to the synchronizing input of the trigger of the claims of the node of the switching node of the data switch, the output of the trigger of the requests of the node of the switching node of the data switch is connected to the first input of the first AND element and the first input the first element OR of the switching node of the data switch, the output of the first element OR of the previous switching node of the data switch is connected to the input of the first element NOT and about the second input of the first element OR of the switching node of the data switch, the second input of the first element OR of the first switching node of the data switch is connected to the logical zero input of the device, the output of the first element NOT of the node commutating the data switch is connected to the second input of the first element AND of the switching node of the data switch, the output of which is connected to the control inputs of the output information keys of the group of the switching node of the data switch, the output address keys of the group and the output control key of the switching node and data switch, the output of the second decoder of the address of the switching node of the data switch is connected to the first input of the second element And the switching node of the data switch, the output of the second element OR of the switching node of the data switch is connected to the second input of the second element And of the switching node of the data switch, the output of which is connected to the first input output trigger, with the input of the second element NOT and with the control inputs of the input address keys of the group, the input information keys of the group, the input control key of the switch node of the data switch, the output of the input control key of the switching node of the data switch is connected to the first write output to the memory of the switching node of the data switch, the output of the second element is NOT. The switching node of the data switch is connected to the second input of the output trigger of the switching node of the data switch, the control unit contains a memory node, address register, two key groups, OR element group, two And element groups, half-step register, instruction counter, instruction register, adder, coefficient register, command decoder d, the register of the initial step, the pulse distributor, the register of the result of the superposition, the outputs of the keys of the first group of the control unit are connected to the information inputs of the memory node of the control unit, the inputs of the keys of the second group

1108460.

the control unit is connected to the information outputs of the memory unit of the control unit, the first output of the first group of outputs of the pulse distributor of the control unit is connected! to the recording input of the memory node of the control unit, the second output of the first group of outputs of the pulse distributor of the control unit is connected to the read input of the memory unit of the control unit, register outputs the addresses of the control unit are connected to the address inputs of the memory node of the control unit, the first output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the coefficient register of the control unit, the second output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the counter of the commands of the control unit, the third output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the register address of the control unit, the fourth output of the second group of outputs of the pulse distributor the control unit is connected to the control inputs of the keys of the first group of the control unit, the fifth output of the second group of outputs the pulse block of the control unit is connected to the first inputs of the And elements of the first group of the control unit, the sixth output of the second group of outputs of the pulse distributor of the control unit is connected to the first inputs of the elements And of the second group of the control unit, the seventh output of the second group of outputs of the pulse distributor of the control unit is connected to the control inputs of the keys of the second group of the control unit, the eighth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the command register of the unit the ninth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the register of the superposition result of the control unit, the tenth output of the second group of outputs of the pulse distributor of the control unit is connected to the control input of the register of the initial step of the control unit, the eleventh output of the second group of outputs of the pulse distributor of the control unit is connected with the control input of the adder of the control unit, the twelfth output of the second group of outputs of the pulse distributor of the unit the board is connected to the control input of the half-step register of the control unit, the first group of inputs of the pulse distributor of the control unit is connected to the outputs of the command decoder of the control unit, the inputs of which are connected to the outputs of the command register of the control unit, the key outputs of the second group of the control unit are connected to the information inputs of the coefficient register of the control unit , the command register of the control unit, the half-step register of the control unit, the first groups of information inputs of the register of the initial step ha of the control unit and the register of the result of the superposition of the control unit, the information inputs of the keys of the first group of the control unit are connected to the outputs of the elements OR groups of the control unit, the first inputs of which are connected to the outputs of the elements AND of the first group of the control unit, the second inputs of the elements OR of the group of the control unit are connected to the outputs of the elements And the second group of the control unit, the second inputs of the elements And the first group of the control unit are connected to the outputs of the coefficient register of the control unit, the second inputs of the elements And W A number of control unit groups are connected to the first group of outputs of the superposition result block of the control unit, the outputs of the control unit command counter are connected to the information inputs of the control unit address register, the outputs of the half-step register of the control unit are connected to the first group of inputs of the adder of the control unit, the first group of inputs of which are connected to the outputs of the register of the initial step of the control unit, the outputs of the adder of the control unit are connected to the second group of information inputs of the result register the control unit, the second group of outputs of which is connected to the second group of information inputs of the register of the initial step of the control unit, the outputs of the keys of the first group of the control unit are connected to the information inputs of the output register of the control signal switches of the first and second groups, the outputs of the input information keys of the control signal switches, the first and the second groups are connected to the information inputs of the keys of the first group of the control unit, the third output of the first group of outputs of the pulse distributor in which it is connected to the second inputs of the first elements And the control signal switches of the first and second groups, the fourth output of the first group of outputs of the pulse distributor is connected to the second inputs of the third elements And the control signal switches of the first and second groups, the outputs of the fourth (And elements of which are connected to the second group the inputs of the pulse distributor of the control unit, the outputs of the address register of which are connected to the inputs of the first decoder addresses of the control signal switches of the first and second group , the outputs of the output information keys of the group and the inputs of the input registers of each switch of the control signals of the second group are connected to the information inputs of the keys of the first group and the outputs of the keys of the second group of the corresponding decision block of the second group, the inputs of the second address decoder, the second input of the fourth element And, the second input of the second element And and the output of the first element And of each switch of control signals of the second group are connected respectively to the outputs of the address register, the third and fourth outputs of the first group the pulses of the outputs of the pulse distributor and the second input of the second group of inputs of the pulse distributor of the corresponding decision block of the second group, the outputs of the input address keys, the outputs of the input information keys, the output of the output trigger, the output of the input control key of each switching node of the first and second data switches are connected respectively to the first inputs of the elements And the fourth group, with the first inputs of the elements AND of the third group, with the first input of the first group of inputs of the pulse distributor and second inputs and elements And the third and fourth groups, the second input of the second element And the corresponding decision block of the first and second groups, the outputs of the keys of the first group, the outputs of the address register, the first and third outputs of the first group of outputs of the pulse distributor of each block of the first and second groups are connected respectively to the information inputs output information keys of the group, information inputs of advantageous address keys of the group, information input of the output control key, control input of the first decoder, respectively the switching node of the first and second data switches, the outputs of the output information keys of each switching node of the first data switch are connected to the inputs of the input information keys of the switching nodes of the second data switch, the outputs of the output information keys of each switching node of the second data switch are connected to the inputs of the input information keys of the first switching nodes data switch, outputs of the output address keys of the group, outputs of the output control keys, outputs of the output trigger in each switching node of the first data switch, respectively connected to the information inputs of the input address keys of the group, the information inputs of the input control keys, with the inputs of the second element OR switching nodes of the second data switch, the outputs of the output address keys of the group, the outputs of the output control keys, the outputs of the output triggers of each node switching of the second data switch are connected respectively to the information inputs of the input address keys of the group, the information inputs of the input control keys, with inputs of the second element OR switching nodes of the first data switch.