SU1131036A1

SU1131036A1 - Digital frequency discriminator

Info

Publication number: SU1131036A1
Application number: SU823519075A
Authority: SU
Inventors: Сергей Анатольевич Лапин
Original assignee: Предприятие П/Я А-1178
Priority date: 1982-12-08
Filing date: 1982-12-08
Publication date: 1984-12-23

Abstract

ЩФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР , содержащий входной ограничитель , регистр сдвига, фазовый детектор, входы которого соединены с сигнальным входом и вькодом регистра сдвига соответственно, счетчик, управл емый делитель частоты, элемент ИЛИ, первый и второй элементы И, первые входы которых объединены, отличающийс тем, что, с целью увеличени чувствительности и помехоустойчивости, в него введены блок стробировани , D-триггер и два RS-триггера, Я-входы которых соединены с первым выходом управл емого делител частоты, вход которого соединен с первым входом первого элемента И.и вл етс входом сигнала опорной частоты, второй тзыход управл емого делител частоты соединен с 5-входом второго R5 -триггера, S-вход первого RS -триггера подключен к входу установки нул счетчика и входу синхронизации D -триггера и вл етс входом синхронизации цифрового частотного дискриминатора, выходы R5 -триггеров подключены к вторым входам первого и второго элементов И, выходы которых через элемент ИЛИ соединены с тактовым входом регистра сдвига, при этом сигнальный вход регистра (Л сдвига подключен к выходу входного ограничител , первый и второй входы блока стробировани соединены соответственно с выходом фазового детектора и выходом второго элемента И, а выход блока стробировани подключен к счетному входу счетчика, выход 00 которого соединен с В-входом D -триггера. 00 аьWRONG FREQUENCY DISCRIMINATOR, containing an input limiter, shift register, phase detector, whose inputs are connected to the signal input and code of the shift register, respectively, a counter, a controlled frequency divider, an OR element, the first and second And elements, the first inputs of which are combined, differing from that, in order to increase sensitivity and noise immunity, a gating unit, a D-flip-flop and two RS-flip-flops are introduced into it, whose I-inputs are connected to the first output of a controlled frequency divider, whose input is It is connected to the first input of the first element I.i. and is the input signal of the reference frequency, the second frequency output of the controlled frequency divider is connected to the 5 input of the second R5 trigger, the S input of the first RS trigger is connected to the installation input of the zero counter and the synchronization input D - trigger and is the synchronization input of the digital frequency discriminator, the outputs of the R5 triggers are connected to the second inputs of the first and second AND elements, the outputs of which through the OR element are connected to the clock input of the shift register, while the signal input of the register (L SD yoke connected to the output of the input limiter, the first and second inputs of the gating unit are connected respectively to the output of the phase detector and the output of the second AND gate and the gating block output is connected to the count input of a counter 00 whose output is connected to the B-input of D -triggera. 00 ai

Description

1 1eleven

Изобретение относитс к радиотехнике и может использоватьс в системах радиосв зи.The invention relates to radio engineering and can be used in radio communication systems.

Известен цифровой частотный и фазовый дискриминатор, содержащий последовательно соединенные ограничитель-формирователь , регистр сдвига, основной фазовый детектор, вычитающий блок, при этом выход ограничител -формировател подключен одновременно к основному и дополнительному фазовым детекторам, дополнительный выход регистра сдвига соединен с входом дополнительного фазового детектора, а выходы детекторов подключены к входам вычитающего блока, выход которого подключен к входу фильтра нижних частот LlJ« Однако известньй цифровойчастотный и фазовый дискриминатор имеет невысокие чувствительность и помехоустойчивость при переменной девиации частоты и посто нном индексе модул ции D 0,5. Кроме того, в нем используютс регистры сдвига большой разр дности, имеютс аналоговые узлы, что усложн ет схему и снижает ее надежность.Known digital frequency and phase discriminator containing serially connected limiter-shaper, shift register, the main phase detector, subtracting unit, the output of the limiter-former is connected simultaneously to the main and additional phase detectors, the additional output of the shift register is connected to the input of the additional phase detector, and the outputs of the detectors are connected to the inputs of the subtracting unit, the output of which is connected to the input of the low-pass filter LlJ “However, the digital The frequency and phase discriminator has low sensitivity and noise immunity with variable frequency deviation and constant modulation index D 0.5. In addition, it uses high-resolution shift registers, there are analog nodes, which complicates the circuit and reduces its reliability.

Наиболее.близким техническим решением к изобретению вл етс цифровой частотный дискриминатор, содержащий входной ограничитель, регистр сдвига, фазовый детектор, входы которого соединены с сигнальным входом и выходом регистра сдвига,соответственно , счетчик, первый управл емый делитель частоты, элемент ИЛИ, первый и второй элементы И, первые входы которых объединены, выход каждого из которых подключен соответственно к входу второго и третьего управл емых делителей частоты , выходы которых подключены к соответствующим входам счетчика, пр мой и инверсный выходы которого подключены к входам преобразовател код-частота, генератор импульсов, выход которого соединен с первым входом элемента ИЛИ и с объединенными первыми входами первого и второго элементов И, вторые объединенные входы которых соединены с входом фильтра нижних частот и выходом фАзового детектора, тактовый вход регистра сдвига соединен с выходом выходного ограничител , а сигнальный вход - с выходом первого управл емого делител частоты, при этом выход преобразовател код-частотаThe closest technical solution to the invention is a digital frequency discriminator containing an input limiter, a shift register, a phase detector, the inputs of which are connected to the signal input and output of the shift register, respectively, a counter, a first controlled frequency divider, an OR element, the first and second And elements, the first inputs of which are combined, the output of each of which is connected respectively to the input of the second and third controlled frequency dividers, the outputs of which are connected to the corresponding inputs of the counter ka, the direct and inverse outputs of which are connected to the code-frequency converter inputs, pulse generator, the output of which is connected to the first input of the OR element and with the combined first inputs of the first and second elements AND, the second combined inputs of which are connected to the input of the low-pass filter and output phase detector, the clock input of the shift register is connected to the output of the output limiter, and the signal input is connected to the output of the first controlled frequency divider, while the output of the code-frequency converter

1036110361

подключен к второму входу элемента ИЛИ Г23.connected to the second input of the element OR G23.

Однако известный цифровой частотный дискриминатор имеет невысокие Чувствительность и помехоустойчивость .However, the known digital frequency discriminator has low sensitivity and noise immunity.

Цель изобретени - увеличение чувствительности и помехоустойчивости .The purpose of the invention is to increase the sensitivity and noise immunity.

Q Поставленна цель достигаетс тем, что цифровой частотный дискриминатор, содержащий входной ограничитель, регистр сдвига, фазовый детектор, входы которого соединены с сигналь , ным входом и выходом регистра сдвига соответственно, счетчик, управл емый делитель частоты, элемент ИЛИ, первый и второй элементы И, первые входы которых объединены, введе ны блок стробировчни , D -триггер и два RS-триггера, R-входы которых соединены с первым выходом управл емого делител частоты, вход которого соединен с первь1м входомQ The goal is achieved by the fact that a digital frequency discriminator containing an input limiter, a shift register, a phase detector, whose inputs are connected to a signal, input and output of the shift register, respectively, a counter, a controlled frequency divider, an OR element, the first and second elements AND , the first inputs of which are combined, a gating unit, a D-trigger and two RS-flip-flops are introduced, the R-inputs of which are connected to the first output of the controlled frequency divider, the input of which is connected to the first input

, первого элемента И и вл етс входом сигнала опорной частоты, второй выход управл емого делител частоты соединен с 5-входом второго R5 -триггера, 5-вход первого R5 -триггера подключен к входу установки нул счетчика и входу синхронизации D -триггера и вл етс входом синхронизации цифрового частотного дискриминатора, выходы RS-триггеров Подключены к вторым входамThe first element And is the input signal of the reference frequency, the second output of the controlled frequency divider is connected to the 5 input of the second R5 trigger, the 5 input of the first R5 trigger is connected to the zero input input of the counter and the synchronization input D trigger and is synchronization input of a digital frequency discriminator, outputs of RS flip-flops Connected to second inputs

5 первого и второго элементов И, выходы которых через элемент ИЛИ соединены с тактовым входом регистра сдвига, при этом сигнальный вход регистра сдвига подключен к выходу5 of the first and second elements And, the outputs of which through the element OR are connected to the clock input of the shift register, while the signal input of the shift register is connected to the output

входного ограничител , первый и второй входы блока стробировани соединены соответственно с выходом фазового детектора и выходом второго элемента И, а выход блока стробировани подключен к счетному входу счетчика, выход которого соединен с D -входом D-триггера.the input limiter, the first and second gates of the gating unit are connected respectively to the output of the phase detector and the output of the second element I, and the output of the gating unit is connected to the counting input of the counter, the output of which is connected to the D-input of the D-flip-flop.

На чертеже приведена структурна электрическа схема предложенного The drawing shows the structural electrical scheme proposed

цифрового частотного дискриминатора. Цифровой частбтный дискриминатор содержит входной ограничитель 1, регистр 2 сдвига, фазовый детектор 3, блок 4 стробировани , счетчик 5,digital frequency discriminator. The digital frequency discriminator contains an input limiter 1, a shift register 2, a phase detector 3, a gating unit 4, a counter 5,

D-триггер 6, управл емый делитель 7 частоты, элемент ИЛИ 8, первый и второй RS-триггеры 9 и 10, первый и второй элементы И 11 и 12. Цифровой частотный дискриминатор работает следующим образом. При передаче информации частотно манипулированным сигналом без разрыва фазы с индексом модул ции D 0,5 разность разность набега фаз к концу длительности одиночного символа дл разных частот составл ет 180°, т.е. если дл частоты f. соответствующей передаче первого символа, число периодов за врем одного символа равно N , где N любое целое или дробное число, то дл частоты f соответствующей передаче другого симвб а, .число пер одов равно D 0,5. Соответственно к середине длительности символа раз ность набега фаз составл ет 90°. Так как фаза сигнала в моменты начала символов благодар индексу манипул ции D 0,5 и непрерывнос фазы при переходе от символа к символу может принимать только определенные значени дл разных частот манипул ции, то использование этой априорной информации позвол ет повысить эквивалентную чувствительнос цифрового частотного дискриминатора Таким образом, измер фазовый Сдвиг, между выборками сигнала, вз Тыми с временным сдвигом, равным поло вине длительности символа, внутри интервала времени, соответствующего передаче символа, можно определить. сигнал какой частоты у или f л - 2 передавалс в данный момент. При этом сравнение фаз выборок, а не сплошного сигнала, позвол ет существенно сократить объем регистр сдвига, так как его разр дность в этом случае определ етс длительностью выборки, а не длительностью символа. Входной контролируемый сигнал f)( с входной шины t3 поступает на входной ограничитель 1 и далее на сигнальньм вход регистра 2-сдвига и одновременно на первый вход фазового детектора 3, на второй вход которого поступает сигнал с выхода регистра 2 сдвига. В качестве импульсов сдвига на тактовый вход регистра 2 сдвига поступают пары пачек импульсов, пер ва из которых начинаетс в момент времени, соответствуюпшй началу сим вола, а втора - его середине. Длительность пачек определ етс величиной N , выбранной длительностью , выборки и значением частоты манипул ции . Указанные пачки импульсов, поступают на регистр 2 сдвига с выходов элементов И 11 и 12 через элемент ИЛИ 8, причем дл их формировани на первые входы элементов И 11 и 12 с шинь 14 поступают импульсы тактовой частоты FP, , а на вторые входы напр жени с выходов (3 -триггеров 9 и 10 соответственно. R5 -триггер 9 устанавливаетс в единичное положение, разрешакицее прохождение пачки импульсом, поступающим на его 5-вход с шины 15 сигнала синхронизации f, и устанавливаетс в нулевое положение при приходе импульса на R-вход с первого выхода управл емого делител 7 с переменным коэффициентом делени . (0 -триггер 10 устанавливаетс , в единичное. положение Импульсом на R -вход, поступающим с второго выхода управл емого делител 7 в момент времени, соответствующий середине символа, и устанавливаетс в нулевое положение импульсом, поступающим на R-вход R5 -триггера 10с первого выхода управл емого делител 7. На счетный вход управл емого делител 7 с переменным коэффициентом делени 7 поступает с шины 14 сигнал тактовой частоты f. Управление коэффициентом делений обеспечиваетс подачей сигнала управлени с шины 16 на управл ющие входы управл емого делител 7, чем достигаетс работа цифрового частотного дискриминатора при разных уровн х девиации и частотах манипул ции с максимальной чувствительностью. Выходной сигнал фазового детектора 3 поступает на первый вход блока 4 стробировани , на второй вход которого поступает в качестве стробирующего сигнала втора пачка импульсов с выхода второго элемента И 12 в момент времени, соответствующий середине длительности передаваемого символа. Выходной сигнал фазового детектора 3 при отсутствии на входе цифрового частотного дискриминатора помех и соответствующем выборе длительности первой пачки представл ет собой посто нный уровень нул или единицы дл одного символа и сигнал типа Меандр дл другого символа. 5. При этом на выходе блока 4 стробировани сигнал представл ет собой или Логический ноль, или вторую пачку импульсов дл первого символа и пачку импульсов с вдвое меньшим чи лом последних дл второго символа. Выходные импульсы блока 4 стробировани считаютс счетчиком 5, по выходному сигналу которого прини маетс решение о передаче первого или второго символа. Выходной сигнал счетчика 5 фиксируетс D -триг гером 6. Обнуление счётчика 5 и D-триггера 6 осуществл етс сигналом с шины 15 синхронизации. При наличии помех на входной шине 13 цифрового частотного дискриминатора выходной сигнал блока 4 стробировани отличаетс от описанного, при этом счетчик 5 выполн ет функцию цифрового порога, чем достигаетс повышение помехоустойчивости цифрового частотного дискриминатора. Повышение чувствительности цифро вого частотного дискриминатора по сравнению с базовым объектом достиг етс стабилизацией ожидаемого фазового сдвига между сигналами на входах фазового детектора 3 на уров не О или ЭО с помощью регулировки длительности первой пачки импульсов на тактовом входе регистра 2 сдвига таким образом, чтобы выборка, записанна в регистре 2 сдвига, быпа сдвинута относительно начала символа на половину дробной части чис-. 6 N-количества периодов частоты ла сигнала,, соответствующего передаче первого символа. Дл этого количество импульсов в первой пачке импульсов на выходе элемента И 11 делаетс больше разр дности регистра 2 сдвига на величину , соответствующую половине дробной части числа N . При.этом в регистр 2 сдвига записываетс выборка сигнала длительностью большей, чем может хранитьс в регистре 2 сдвига, и начало выборки тер етс , а хран ща с выборка имеет соответствующий фазовый сдвиг. Указанна стабилизаци ожидаемого фазового сдвига на входах фазового детектора 3 эквивалентна переходу к когерентному приему, обеспечивающему повьш1ение чувствительности на 3 дВ. Кроме того, по сравнению с базовым объектом выходной сигнал фазового детектора 3 в предлагаемом цифровом частотном Дискриминаторе не зависит от величины девиации ча лоты при переходе на другую частоту манипул ции , что обеспечивает повышение помехоустойчивости в среднем на 6-10 дВ. Предлагаемый цифровой частотный дискриминатор не содержит аналоговых узлов, что с учетом сокращени объема регистра сдвига позвол ет говорить о повышении надежности.D-flip-flop 6, controlled frequency divider 7, element OR 8, first and second RS-flip-flops 9 and 10, first and second elements 11 and 12. The digital frequency discriminator works as follows. When transmitting information by a frequency-manipulated signal without breaking the phase with the modulation index D 0.5, the difference in the phase difference by the end of the duration of a single symbol for different frequencies is 180 °, i.e. if for frequency f. corresponding to the transmission of the first symbol, the number of periods in the time of one symbol is equal to N, where N is any integer or fractional number, then for the frequency f the corresponding transmission of the other symbol is a, the number of the digits is D 0.5. Accordingly, by the middle of the symbol duration, the phase incursion difference is 90 °. Since the phase of the signal at the beginning of the characters, due to the manipulation index D 0.5 and the continuity of the phase during the transition from symbol to symbol, can take only certain values for different manipulation frequencies, using this prior information increases the equivalent sensitivity of the digital frequency discriminator. Thus, by measuring the phase shift, between samples of a signal, taken by a time shift equal to half the symbol duration, within the time interval corresponding to the transmission of the symbol, you can limit. the signal of which frequency y or f l - 2 is transmitted at the moment. In this case, a comparison of the phases of the samples, rather than a continuous signal, allows one to significantly reduce the volume of the shift register, since its width in this case is determined by the duration of the sample, and not the length of the symbol. The input monitored signal f) (from the input bus t3 goes to the input limiter 1 and then to the signal input of the 2-shift register and simultaneously to the first input of the phase detector 3, the second input of which receives a signal from the output of the shift register 2. As the shift pulses the clock input of the shift register 2 receives pairs of pulse bursts, the first of which starts at the time point corresponding to the beginning of the symbol, and the second is its middle.The length of the packs is determined by the value of N, the selected duration, sample and manipulation points. The indicated bursts of impulses arrive at shift register 2 from the outputs of elements 11 and 12 through the element 8, and to form them, the first inputs of elements 11 and 12 from the bus 14 receive clock pulses FP, and the second voltage inputs from the outputs (3-triggers 9 and 10, respectively. R5-trigger 9 is set to one position, allowing the packet to pass by the pulse coming to its 5-input from the bus 15 of the synchronization signal f, and is set to zero position when the pulse arrives R input from first output channeling emogo divider 7 with a variable dividing ratio. (0-trigger 10 is set to a single position by a pulse at the R input, coming from the second output of the controlled divider 7 at the time corresponding to the middle of the symbol, and is set to zero position by a pulse coming to the R input of the R5 trigger of the first the output of the controlled divider 7. The counting input of the controlled divider 7 with a variable division factor 7 is fed from the bus 14 to the clock frequency f. The division factor is controlled by applying a control signal from the bus 16 to the control inputs by the control Divider 7, which achieves the operation of the digital frequency discriminator at different levels of deviation and manipulation frequencies with maximum sensitivity. The output signal of the phase detector 3 is fed to the first input of gating unit 4, to the second input of which a second packet of pulses is output as a strobe signal the second element And 12 at the time corresponding to the middle of the duration of the transmitted symbol. The output signal of the phase detector 3, when there is no digital frequency discriminator at the input and an appropriate choice of the duration of the first pack, is a constant level zero or one for one symbol and a Meander type signal for another symbol. 5. At the same time, at the output of gating unit 4, the signal is either a logical zero or a second burst for the first symbol and a burst with half as many as the second symbol. The output pulses of gating unit 4 are considered to be counter 5, the output of which makes a decision on the transmission of the first or second symbol. The output signal of the counter 5 is fixed by the D-trigger with the trigger 6. The reset of the counter 5 and the D-trigger 6 is effected by a signal from the synchronization bus 15. In the presence of interference on the input bus 13 of the digital frequency discriminator, the output signal of the gating unit 4 is different from that described, while the counter 5 performs the function of a digital threshold, thus increasing the noise immunity of the digital frequency discriminator. Increasing the sensitivity of the digital frequency discriminator compared to the base object is achieved by stabilizing the expected phase shift between the signals at the inputs of the phase detector 3 at the level O or EO by adjusting the duration of the first batch of pulses at the clock input of the shift register 2 so that the sample recorded in shift register 2, byp is shifted relative to the beginning of the character by half the fractional part of the numbers-. 6 N-number of frequency periods of the la signal ,, corresponding to the transmission of the first character. For this, the number of pulses in the first burst of pulses at the output of the element 11 is made larger than the digit of the shift register 2 by an amount corresponding to half the fractional part of the number N. In this case, a signal sample with a duration longer than that stored in shift register 2 is recorded in shift register 2, and the beginning of the sample is lost, and the stored sample has a corresponding phase shift. This stabilization of the expected phase shift at the inputs of phase detector 3 is equivalent to a transition to coherent reception, which increases the sensitivity by 3 dB. In addition, compared to the base object, the output signal of the phase detector 3 in the proposed digital frequency discriminator does not depend on the magnitude of the deviation of the switch when switching to a different manipulation frequency, which provides an increase in noise immunity by an average of 6-10 dV. The proposed digital frequency discriminator does not contain analog nodes, which, in view of the reduction in the shift register volume, suggests an increase in reliability.

Claims

DIGITAL FREQUENCY DISCRIMINATOR, comprising an input limiter, a shift register, a phase detector, the inputs of which are connected to a signal input and an output of a shift register, respectively, a counter, a controlled frequency divider, an OR element, the first and second elements AND, the first inputs of which are combined, characterized in that, in order to increase the sensitivity and noise immunity, a gating block, a D-flip-flop and two RS-flip-flops, the R-inputs ^of which are connected to the first output of the controlled frequency divider, the input of which is connected, are introduced into it with the first input of the first element I. and is the input of the reference frequency signal, the second ίβι> ι input of the controlled frequency divider is connected to the 5-input of the second R5-trigger, the S-input of the first RS-trigger is connected to the counter zero input and the synchronization input of the D-trigger and is the synchronization input of the digital frequency discriminator, the outputs of the RS-triggers are connected to the second inputs of the first and second AND elements, the outputs of which through the OR element are connected to the clock input of the shift register, while the signal input of the shift register is connected the output of the input limiter, the first and second inputs of gate unit connected respectively to the output of the phase detector and the output of the second AND gate and the output gate unit is connected to the counting input of a counter whose output is connected to the D-input of D> -triggera.

.SU. 1131036