SU1129615A1 - Устройство дл контрол данных электронной вычислительной машины при прерывани х питани - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДАННЫХ ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ ПРИПРЕРЬВАНИЯХ ПИТАНИЯ, содержащее оперативный запоминающий блок, блок основного питани ,, блок резервного питани , ключевой элемент и конденсатор, причем первый и второй входы ключевого элемента соединены соответственно с первыми выходами питани  блоков основного и резервного питани , вторые выходы питани  которых соединены с шиной нулевого потендаала, выход ключевого элемента соединён с входом питани  оперативного запоминающего блока и черезконденсатор - с шиной нулевого потенциал .а, группа адресных входов оперативного запоминающего блока  вл етс  группой адресных входов устройства, группа входов-выходов данных - группой входов-выходов данных устройства , группа управл ющих входов-выходов оперативного запо1 1инающего блока и первый и второй выходы предупредительных сигналов блока основного питани  образуют группу управл ющих входов-выходов устройства, отличающеес  тем, что, с целью повьпиени  достоверности контрол  сохранности информации, в устройство введен блок контрол , содержащий дешифратор , элемент задержки, элемент ИЛИ-НЕ, два элемента НЕ, два элемента И, два регистра, группу элементов И и две группы элементов ИСКЛЮЧАЩЕЕ ИЛИ, причем группа информационных входов дешифратора соединена с группой адресных входов устройства, а управл ющий вход - с шиной строба адреса устройства, выходы элементов И группы, информационные входы первого регистра и перва  группа входов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы подключены к группе входоввыходов данных устройства, первый . i вход первого элемента И соединен с шиной режима устройства и через пер (Л вый элемент НЕ - с первым входом второго элемента И, выход элемента ... ИЛИ-НЕ соединен с шиной строба данных устройства и через второй элемент НЕ с вторьм входом первого элемента И, второйвход второго элемента И сое.- динен с первым выходом дешифратора и с третьим входом первого элемента И, выход которого соединен с синхрониto зирующим входом первого регистра, со О) группа выходов которого соединена с первыми входами элементов ИСКПКНАЮЩЕЕ ИЛИ второй группы, вторые входы :д которых соединены с группой выходов второго регистра и с первыми входами элементов И группы, вторые входы которых сЬединены с вторым выходом дешифратора и через элемент задержки - с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с третьим выходом дешифратора и с входом сброса второго регистра, синхронизирующий вход которого соединен с выходом второго элемента И, группа

Description

информационных входов второго регист. вторые входы которых соединены с пыра соединена с выходами элементов ходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ .ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы,второй группы.

1129615

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в системах, сохран ющих оперативную информацию при отключе ,НИИ основного питани  электронной

вычислительной машины (ЭВМ),  вл ющейс   дром системы.

Известно устройство дл  обеспечени  сохранности и контрол  данных ЭВМ содержащее блок питани , подключеннью к оперативному запоминающему устройству (ОЗУ) и через ключ - к процессору, соединенному с ОЗУ посреством группы однонаправленных и днунаправленных св зей L1J,

При включении питани  процессор этого устройства сравнивает содержи- мое определенной (тестовой) зоны оперативной пам ти с содержимым определенной зоны посто нного запомина щего устройства ЭВМ При положительных результатах сравнени  предполагаетс , что информаци  в остальных зонах ОЗУ не исказилась в период отключени  питани  процессора. Однако это предположение не дает полной гарантии сохранности данных. Кроме того , часть ОЗУ, тем больша , чем выше требуема  достоверность данных, тратитс  на хранение тестовой информации и не может быть использована потребителем.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  обеспечени  сохранности и контрол  данных ЭВМ при ; прерывани х питани , содержащее ОЗУ блок основного питани , блок резервного питани  ключевой элемент, конденсатор , генератор случайного числа , блок обработки и терминал, причем входы ключевого элемента соединены с первым, выходом блока основног питани  и с первым полюсом блока резервного питани , второй полюс которого заземлен, выход ключевого элемента , соединен с входом питани  ОЗУ через конденсатор - с. шиной земли.

группа адресных входов ОЗУ  вл етс  группой адресных входов устройства, . группа входов-выходов данных ОЗУ  вл етс  группой входов-вькодов данных устройства, группа управл ющих входов-выходов ОЗУ - группой управл ющих входов-выходов устройства, второй и третий выходы блока основного питани  соединены с первым и вторым управл ющими входами-выходами устройства, четвертый выход блока основного питани   вл етс  выходом основного питани  устройства, п тый выход блока основного питани  зазем .лен, выход генератора случайного числа подключен к входу блока обработки выход которого соед1 нен с входом терм-инала , адресные, информационные и управл ющие входы блока обработки соединены с соответствующими входамивыходами ОЗУ С2;.

Недостатком этого устройства  вл етс  низка  достоверность контрол , так как признаком сохранности данных  вл етс  наличие в двух определенных  чейках ОЗУ кодов, взаимно дополн ющих друг друга.Информаци  в остальных  чейках не контролируетс . Вследствие этого устройство позвол ет установить лишь факт полной потери информации, например, при разр де резервной батареи питани  ОЗУ;

Цель изобретени  - повышение достоверности контрол  сохранности информации .

Поставленна  цель достигаетс  тем, что в устройство, содержащее оперативньй запоминающий блок, блок основного питани , блок резервного питанин , ключевой элемент и конденсатор , причей первый и второй входы ключевого элемента соединены соответственно с первыми выходами питани  блоков основного и резервного питани , вторые выходы питани  которых соединены с шиной нулевого потенциала , выход ключевого элемента соеданен с входом питани  оперативного запо311 минающего блока и через конденсатор с шиной нулевого потенциала, группа адресных входов оперативного запоминающего блока  вл етс  группой адрес ных входов устройства, группа входов выходов данных - группой входов-выхо дов данных устройства, группа управл ющих входов-выходов оперативного запоминающего блока и первый и второй выходы предупредительных сигнало блока основного питани  образуют группу управл ющих входов-выходов устройства, введен блок контрол , содержащий дешифратор, элемент задержки , элемент ИЛИ-НЕ, два элемента НЕ, два элемента И, два регистра , группу элементов И и две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем группа информационных входов дешифратора соединена с группой адресных входов устройства, а управл ющий вход - с шиной строба адреса уст ройства, выходы элементов И группы, информационные входы первого регистра и перва  группа входов элементов ИСКЛЮЧАЩЕЕ ИЛИ первой группы подключены к группе входов-выходов данных устройства, первый вход первого элемента И соединен с шиной режима устройства и через первый элемент НЕ с первым входом второго элемента И, выход элемента ИЛИ-НЕ соединен с шиной строба даннькустройства и через второй элемент НЕ - с вторым входом первого элемента И, второй вход второ го элемента И соединен с первым выхо дом дешифратора и с третьим входом первого элемента И, выход которого соединен с синхронизирующим входом первого регистра, группа выходов которого соединена с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй руппы, вторые входы которых соединены с группой выходов второго регист ра и с первыми входами элементов И группы, вторые входы которых соединены с вторым выходом дешифратора и через элемент задержки - с первым вх дом элемента ИЛИ-НЕ, второй вход которого соединен с третьим выходом, дешифратора и с входом сброса второго регистра, синхронизирующий вход которого соединен с выходом в гррого элемента И, группа информационных вх дов второго регистра соединена с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, вторые входы которых соединены с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы. 5 На фиг. 1 приведена функциональна  схема предлагаемого устройств.а на фиг. 2 - функциональна  .схема блока контрол ; на фиг., 3 - структура адресных, информационных, и управл ющих входов-выходов устройства на фиг. 4 - функциональна  схема узла формировани  предупреждающих сигналов; на фиг. 5 - временные диаграммы сигналов на входах и выходах блока питани  при выключении и вклю- чении первичного питани  на фиг, 6 (а, б) - алгоритмы работы ЭВМ, использующей предлагаемое устройство, при выключении (а) и включении (б) первичного питани , Устройство (фиг, 1) содержит оперативный запоминаюш;ий блок (ОЗУ) 1, Ьлок 2 основного питани , бл.ок зервного питани ,ключевой элемент 4, который может состо ть, например, из диодов 5 и 6, конденсатор 7, блок 8 контрол  и шины 9-13, Шины 9 и 10 соедин ют входы ключевого элемента 4 с первыми выходами питани  (например , выходами положительной пол рности ) блоков 2 и 3 дл  питани  ОЗУ 1, шина 11 соедин ет второй выход (выход отрицательной пол рности) блока 3 с шиной 13 нулевого потенциала. Шина 12 подключена к выходу ключевого элемента 4, входу питани  ОЗУ. На фиг, 1 показаны также щины 14 группы адресных входов устройства, шины 15 группы входов-выходов данных устройства, щины 16-18 группы управл ющих входов-выходов устройства, шина 19 положительной пол рности блот ka 2, предназначенные дп  питани  блока 8 устройства и всех других устройств системы, подключенных к шинам 14-18 и не показанных на фиг. 1, шина 20 отрицательной пол рности блока 2, а также шина 21 строба адреса, шина 22 режима обращени .и шина 23 строба данных .которые вход т в состав шин 16 группы управл ющих входов-выходов устройства. Блок 2 соединен с шинами 24 первичного питани . Блок 8 контрол  (фиг. 2) содержит дешифратор 25, элемент 26 задержки, элемент ИПИ-НЕ 27, элементы НЕ 28 и 29, элементы И 30 и 31, регистры 32 и 33, элементы И 34 группы, соединенные шиной 35 с вторым выходом дешифратора 25, элементы ИСКПЮЧАНЩЕЕ ИЛИ 36 и 37 первой и второй групп. На фиг. 2 обозначены также шины 38 первого выхода дешифратора 25, шина

S1

39 выхода первого элемента И 30 и ши на 40 третьего выхода дешифратора 25

Структура адресных, информационных и управл юпщх входов-выходов устройства в развернутом виде показана на фиг. 3,

Шины 14 адресных входов устройства предназначены дл  передач двоичных кодов, определ ющих адреса чеек пам ти ОЗУ 1, а также адреса,

на которые настроен дешифратор 25 блока 8. Линии группы 14 подключены к адресным входам блоков 1 и 8.

Шина 15 входов-выходов данных преназначена дл  передачи информащшнны сигналов в ту или другую сторону в зависимости от конкретной ситуации. Эта группа может включать в себ , например, 8 линий. Линии группы 15 подключены к информационным входамвыходам блоков 1 и 8.

Шина 16 управл ющих входов-выхошов устройства содержит п ть линий: 17, 18, 21, 22 и 23, Шина 17 предназначена дл  передачи сигнала предупреждени  об аварии питани  от блока 2 питани  в процессор или в любое другое устройство, заинтересованное в спасении своего состо ни  в ОЗУ 1 дл  последующего его воестановлени  после восстановлени  питани . Шина 18 предназначена дл  передачи сигнала Последнее предупреждение об аварии питани  от блока 2 питани  ко-всем заинтересованным устройствам,.которые расценивают его как сигнал общего сброса. Шина 18 подключена к управл ющему входу разрешени  работы ОЗУ 1.

.

Шина 21 предназначена дл  передачи сигнала подтверждени  истинности адреса, установленного процессором или каким-либо другим устройством на шинах 14. Шина 22 предназначена ,цл  передачи управл ющего сигнала Запись-чтение, который задаетс  извне и определ ет один из двух возможньк режимов обмена. Шина 23 предназначена дл  передачи ответного сигнала, который говорит о выполнении предписанной операции. При чтении этот сигнал подтверждает истинность данных, установленных на шинах 13, а при записи уведомп ет процессор Ш1И другое устройство в том, что код шин 15 прин т в  чейку пам ти или регистр.

15 .6

На фиг. 4 фрагмент схемы блока 2 питани  в части, котора  обеспечивает формирование предупреждающих сигналов. Этот формирователь содержит выпр митель 41, фильтр 42, дискриминаторы 43 и 44 уровн  и выходные каскады 45 и 46. Входы выпр мител  41 подключены, к шинам 24 первичного питани , а его выход через фильтр 42 - к входам параллельно включенных дискриминаторов 43 и 44. Вход выходного каскада 45 соединен с выходом дискриминатора 43, а вход выходного каскада 46 - с выходом дискриминатора 44. Выходы выходных каскадов 45 и 46 подключены соответственно к шинам 18 и 17.

Выходной каскад 45 (46) содержит р-ц-р транзистор 47,Г)-р-п транзистор 48, базовый резистор 49 и нагрузочны резистор 50..

База транзистора 47  вл етс  входом выходного каскада 45 (46), а его эмиттер, объединенный с коллектором транзистора 48 и через резистор 50 подключенный к шине 51 положительного питани ,- выходом выходного каскада . Коллектор транзистора 47 соединен с базой транзистора 48 и через резистор 49 - с эмиттером транзистЪр 48 и с шиной 13 нулевого потенциала (земпи).

На фиг. 5 показаны временные диаграммы сигналов на входах и выходах блока 2 питани . Эпюра 52 отображает лроцесс выклюйочи  и включени  пер- вичной питающей сети (например, 220 В, 50 Гц)i эпюра 53 - сигнал на выходе фильтра 42 эпюры 54 и 55 .сигналы на шинах 17 и 18; эпюра 56 потенциал на шине 9 (19) вторичного питани  (например, +9В, +5В).

В момент времени Тд происходит выключение первичного питани  (эпюра 52) , В моменты времени Т и поте циал на выходе фильтра 42 (эпюра 53) уменьшаетс  соответственно до порогов срабатывани  дискриминаторов 43 и 44, в результате чего на шинах 17 и 18 (эпюры 54 и 55) последовательно формируютс  низкие потенциалы . В момент времени Т, потенциал шины 9(19) выходит за допустимую нижнюю границу и к моменту Т. снижаетс  практически до нулевого значени  (эпюра 56).

В момент времени Tj включаетс  первичное пига1ше, в момент Т, вторичное питание достигает нужного уровн , после чего в моменты времен T-J и Тд срабатывают дискриминаторы 43 и 44, а затем к моменту времени Т„ потенциал на выходе фильтра 42 достигает исходного значени . Выход ные каскады 45 и 46 обеспечивают по держание на шинах 18 и 17 низких по тенциалов в период отсутстви  первичного питани  () нашего ус ройства даже при попытке чужого у ройства (питание которого осталось включенным) создать на этих шинах высокие потенциалы. В этом случае транзисторы 47 и 48 открываютс  и ток от чужого источника стекает через них на шину 13. На фиг. 6 показаны примеры укруп ненных блок-схем алгоритмов работы ЭВМ, использующей предпагаемое устройство, при выключении (а) и включении (б) первичного питани . При выключении первичного питани  ЭВМ прекращает выполнение текущего задани  и по сигналу прерывани  (отрицательный перепад потенциала на шине 17) переходит к программе спасени  необходимой информации в ОЗУ 1 (см. указатель 57 событи  и блок 58 на фиг. 6а). После этого содержимое регистра 33 бло ка 8 программно переписываетс , например , в 1023-ю  чейку ОЗУ 1 (блок 59) и далее ЭВМ, встретив команду Останов (блок 60), прекращает работу, ожида  сн ти  вторичного пи тани  . При включении питани  (указатель 61 событи ) производитс  вычисление контрольной суммы содержимого ОЗУ 1 и сравнение полученной суммы с эталонным значением, хранимым в одной из  чеек (например, в  чейке 1023), этого же ОЗУ 1 (см. блок 62). При о сутствии искажений информации суммы должны совпасть, в противном слу чае требуетс  вмешательство оператора , перезагрузка или другие действи  Далее (блок 63) выполн етс  запись вычисленной контрольной суммы в регистр 33 и в 1023-ю  чейку ОЗУ 1 После этого производитс  переход к выполнению рабочей программы .(блок 64 Устройство предназначено дл  обе печени  сохранности данных в ОЗУ 1 при обесточивании блока 2 основного питани  с возможностью последующей проверки сохранности данных при восстановлении основного питани . Работа устройства при обеспечении сохранности данных осуществл етс  следующим образом. При исчезновении питающего напр жени  на шинах 24 первичного питани  блок 2 в течение некоторого времени, например в течение времени, не меньшего 7 мс, поддерживает стабилизированные напр жени  на шинах 9 и 19 за счет энергии, ранее накопленной на конденсаторах фильтра выпр мленного напр жени . При исчезновении питающего напр жени  на шинах 24 первичного питани  блок 2, кроме того, формирует на шине 17 сигнал в виде низкого потенциала , который поступает в шины 16. Этот сигнал поступает в процессор ЭВМ (точнее, в любое активное устройство, заинтересованное в спасении своего состо ни  в ОЗУ 1) и , предупреждает его о том, что питание исчезает через несколько (в нашем примере не менее чем через семь) миллисекунд .. Получив этот сигнал, процессор ЭВМ переходит в режим прерыван1   при котором выполнение текущего заданий., прекращаетс  и все параметры, необходимые дл  последующего возобновлени  вьшолнени  этого задани  /упр тываютс  в определенную зону ОЗУ 1. После этого управление передаетс  в определенную  чейку пам ти, т.е. совершаетс  переход к прерьшакицей проrpai-iMe . Прерывающа  программа в данном случае возможно продолжит подго;товку к выключению вторичного пита;ни .0на может опросить состо ние таймера и зафиксировать в определенной  чейке ОЗУ 1 врем  исчезновени  напр жени  (в часах, минутах и секундах ), подать иа управл емые объекты сигналы выключени  и т.д. Эта программа должна завершитьс  командой Останов до истечени , например, 6 мс от начала ее работы. Через некоторое врем  после исчезновени  питающего напр жени  на шинах 24 первичного питани , наприер через 6,5 мс, блок 2 формирует низкий потенциал на линии 18 который поступает в шину 16 и  вл етс  последним предупреждением перед уходом питающего напр жени  на. шинах 9 и 19 за допустимые границы I ( запас в нашем примере составл ет 0,5 мс). К этому моменту времени ,все заинтересованные устройства спасли свою жизненно важную информацию в .соответствующих зонах ОЗ 1 и наход тс  в состо нии Останов Сигнал с шины 18 поддерживает все устройства ЭВМ в сброшенном состо нии и закрывает ОЗУ 1 по входам, та что хаотические сочетани  сигналов на шинах 14, 15 и 16 после истечени  7 мс уже не смогут привести к и кажени м содержимого ОЗУ 1, питание которого производитс  от блока 3 через диод 6. Конденсатор 7 сглаживает переходный процесс переключени  ОЗУ 1 с основного питани  на ре зервное. В режиме хранени  питание ОЗУ 1 может осуществл тьс  от источ ника со значительно более низким напр жением, чем номинальное напр ж ние питани  в рабочем режиме (напри мер, 4В вместо 9В). Обе ;точенное состо ние блока 2 может ,:у1итьс  достаточно дол г о, напре мер 5 сут, если емкость резервного блока 3 питани  обеспечивает поддер жание приемлемого напр жени  питани Ток, потребл емый от блока 3 при ис пол.:юваиии в ОЗУ 1 статических КМО БИС, составл ет единицы миллиампер. Низкий потенциал на шине 18 обеспечивает при этом нечувствительность ОЗУ 1 к-разного рода помехам, которые могут возникать на шинах 14, 15 и 16 в период спада, отсутстви  и последующего нарастани  напр жений питани  на выходах блока 2. После подачи напр жени  на шины 24 первичного питани  блок 2 выдает стабилизированные напр жени  н шины 9 и 19, продолжа  поддерживать низкие потенциалы на шинах 17 и 18 в течение, например, 1 с. Затем эти сигналы снимаютс , что приводит к : разблокировке ОЗУ 1. Одновременно с этим пускаетс  процессор ЭВМ с фиксированного адреса (если активных устройств несколько, то каждое из них пускаетс  по своей программе). Процессор извлекает из ОЗУ 1 всю ранее упр танную информацию и ис пользует ее дл  возобновлени  выпол нени  задани , прерванного в св зи с выключением питани . При наличии основного питани  энерги  от блока -3 не потребл етс , поскольку диод б закрыт. 5|о Описанный механизм защиты ОЗУ 1 1 от разрушени  информации при отключении основного питани  не гарантирует, однако, отсутстви  ошибок, возникших, например, из-за помех, наведенных извне чрезмерного, разр да блока 3, или по другим причинам. Поэтому возникает задача проверки правильности данных в ОЗУ 1 после восстановлени  основного питающего напр жени . Така  проверка вьшолн етс  путем вычислени  контрольной суммы всех массива, хранившегос  в ОЗУ 1, и сравнени  полученной суммы с эталонным значением, которое хранитс  в одной из  чеек этого же ОЗУ. Эта процедура выполн етс  программным путем после включени  основного питани  и поэтому не требует специальных аппаратных средств. При обнаружении несовпадени  контрольной суммы с эталонным значением в результате искажени  информации (или при первоначальном включении питани ) оператору ЭВМ может быть выдано соответствующее сообщение в виде, например, печатного текста. При совпадении контрольной суммы с эталоном программа оперирует с данными, предполага  их достоверность. Поскольку врем , отведенное на подготовку к выключению питани , недостаточно дл  вычислени  эталонного значени  контрольной программным путем (это врем  в нашем примере составл ет 6,5 мс), блок 8 хранит текущее значение контрольной суммы и вc kий раз при изменении информации в ОЗУ 1 автоматически корректирует это значение. В дальнейшем дл  определенности (Предполагаетс , что контрольна  сумма образуетс  путем поразр дного суммировани  по модулю два всех кодов контролируемого массива. Пусть, например , контролируема  область ОЗУ 1 ссЗСтавл ет 1024 8-разр дных  ч€;ек, в которых записана следующа  информаци : Содержимое Номер  чейки О 1 2 3 4 5 010 1 1 11100 О 1. 1 О 1 00001 00000 00000 о о о о о о 11 о 1-1 00 о 111 В  чейке № 1023 ОЗУ 1 записан код представл ющий собой поразр дною сум му по модулю два кодов, располфсенных в  чейках 0-1022. Как уже отмечалось, при включении питани  процессор ЭВМ программным пу тем вычисл ет значение контрольной суммы и сравнивает ее с кодом, запи- санным в  чейке 1023, При первом вкл чении устройства совпадени  не будет ( с большой веро тностью), поскольку предыстори  отсутствует и инфор маци  в ОЗУ 1 имеет случайный харак .тер. Полученное в результате суммиро вани  значение контрольной суммы в л бом случае,т.е. независимо от резуль тата сравнени , заноситс  в регистр 33 блока 8. С целью экономии аппаратуры непо- средственный доступ с шин 15 в регистр 33 не предусмотрен, поэтому запись в регистр 33 вьтолн етс  в четьфе этапа. 1.Процессор ЭВМ записывает в  чейку 1023 ОЗУ 1 нулевой код. 2.Процессор ЭВМ считывает из  чейки 1023 ОЗУ 1 записанный нулевой код. При выполнении этой команды на шине 14 устанавливаетс  код, соответствующий указанной  чейке ОЗУ 1. Истинность установленного на шине 14 адреса подтверждаетс  нулевым сигналом на Ш1не 21, который разрешает работу дешифратора 25. Последний реагирует на обращение к любой  чейке ОЗУ 1 вьдачей единичного сигнала на шину .38. ОЗУ 1 в то же врем  опознает адрес на шине 14 и производит требуемую операцию вьщачи содержимого  чейки 1023 (нулевого кода) в шины 15. Истинность установленных на шинах 15 данных подтверждаетс  нулевым сигналом, поступакнцим 1 на шину 23. Элемент ИЛИ-НЕ 27с открытым коллектором в данхождению ответного сигнала по шин(ё ,23 из ОЗУ 1 в процессор ЭШ. Этот же сигнал подслушиваетс  элементом НЕ 29, в результате чего на входах элемента И 30 собираютс  три единичнЬк сигнала (сигнал на шине 22 при чтении рдвен единице). Срабатывание элемента И 30 вызывает по вление положительного фронта сигнала на сиихронизующем входе регистра 32, который принимает нулевой код с шин .15. Таким образом, выполнение дан1512 ной команды процессором сопровождаетс  обнулением регистра 32. 3.Процессор ЭВМ выполн ет команду записи информации в некоторую не существующую  чейку пам ти. Адрес этой  чейки, выставленный на шинах 14 и сопрово9кдаемь й нулевым сигналом на шине 21, опознаетс  дешифратором 25, в результате чего на шине 40 формируетс  сигнал логической единицы. Этот сигнал сбрасывает регистр 33.. Кроме того,сигнал, пройд  через элемент ИЛИ-НЕ 27, вцдаетс ) по шине 23 в процессор ЭВМ, оповеща  его о том, что адрес опознан и об- мен закончен. Получив этот сигнал, процессор снимает нулевой сигнал с шины 21 и адресные сигналы с шин 14. Дешифратор 25, в свою очередь, снимает сигнал с шины 40, прекраща  воздействие на вход сброса регистра 33 иснима  ответный сигнал с шины 23. Таким образом, выполнение данной команды приводит к обнулению регистра 33. 4.Процессор ЭВМ выполн ет команду записи вычисленной ранее (и возможно не совпавшей с хранимым эталоном) контрольной суммы в  чейку fr 10.3 ОЗУ 1. Дешифратор 25 при обращении к ОЗУ 1 формирует сигнал на шине 38. В данном случае сигнал на шине 22 имеет нулевое значение, поэтому срабатывает элемент НЕ 28, элемент И 31 и информаци  с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 36 принимаетс  в ре-, гистр 33 по переднему фронту сигнала на сихронизирующем входе этого регистра . Эта И1«} ормаци  в точности со - ответствует той, котора  установлена на шинах 15, т.е. вычисленной контрольной сумме, поскольку на всех выходах элементов ИСКЛЮЧАЮЕЦЕЕ ИЛИ 37 (до приема новой информации в регистр 33) сформированы логические нули . Таким образом, в результате выполнени  цепочки из четырех указанных команд, в регистр 33 занесено правильное значение контрольной суммы . В дальнейшем, по мере обновлени  содержимого ОЗУ 1, значение контгрольной суммы в регистре 33 посто нно корректируетс  с тем, чтобы в критический момент (при получении предупреждени  об аварии питани  по шине 17) процессор после завершени  всех необходимых процедур мог воспользоватьс  этим значением и записать его в  чейку 1023 ОЗУ 1. Врем  между получением предупреждак цего сигнала и уходом напр жени  основного питани  за допустимые границы недостаточно , дл  вычислени  контрольной суммы программным путем.

Текуща  коррекци  значени  контрольной суммы в регистре 33, производитс  следующим образом.10

Программа дп  ЭВМ составл етс  так, что каждой записи в  чейку контролируемого массива предшествует чтение из этой  чейки. Это условие может быть.перенесено на уровень микро- j программ процессора (в этом случае указанное требование к программе снимаетс ) ..

При чтении информации из ОЗУ 1 (по описанному алгоритму) копи  20 считанного процессором слова оказываетс  в регистре 32. Йа выходах элементов ИС1СЛЮЧАКЩЕЕ ИЛИ 37 формируетс  новое промежуточное значение контрольной суммы, учитывающее тот ; факт, что только что считанный из ОЗУ 1 код возможно будет уничтожен последующей записью нового кода. Другими словами, новое промежуточное значение контрольной суммы соответствует массиву, в котором считанный код заменён нулевым, если он тактовым не  вл етс . Далее при записи нового кода в ту же самую  чейку ОЗУ 1 по описанному алгоритму промежуточный код с выходом элементов ИСКЛЮЧАЮ-35 ЩЕЕ ИЛИ 37 складываетс  по модулю два с кодом, поступающим с шин 15. и есть окончательное значение новой контрольной суммы, которое записываетс  в регистр 33. Этот процесс повтор етс  при каждом обновлении содержимого ОЗУ 1.

Рассмотрим пример, по сн ющий процесс коррекции контрольной суммы в регистре 33, обративщись вновь к приведенному вьше содержимому ОЗУ 1.

Предположим, что в  чейку № 3 вместо кода 00001111 будет записан код 11101100. Старое значение контрольной суммы, хранимое в регистре 33, 50 равно 11011000.

При считывании старого слова из  чейки № 3 это же слово попадает в регистр 32, при этом в результате по-55 разр дного суммировани  по модулю два с. помощью элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 37 содержимого регистров 32 и 33

будет сформировано промежуточное значение контрольной суммы (К.С): 11011000 - старое значение К.С. в

регистре 33;

00001111 - считанный код из  чейки № 2 ОЗУ U

11010111 - промежуточное значение

К.С.

. При записи нового слова в  чейку № 3 в регистр 33 будет занесено значение новой контрольной суммы:

11010111 - промужеточное значение

К.С

11101100 - новый код, записываемый в  чейку № 2,

00111011 - новое значение К.С. в регистре 33.

Дл  того, чтобы убедитьс  в правильности полученной контрольной суммы , просуммируем поразр дно по модулю два новое содержимое ОЗУ 1 (без учета содержимого 1023-й  чейки)

Номер  чейки Содержимое

0 01011100

111100110

201101101

311101100

400000000

500000000

00000000 00000000 00111011

Код в 1023-й  чейке ОЗУ 1 устарел после первого же изменени  содержимого ОЗУ 1. Правильное значение К.С. теперь поддерживаетс  в регистре 33 и лишь при подготовке к аварии питани  перепишетс  из него в эту  чейку.

Считывание содержимого регистра 33 производитс  при обращении по адресу, который распознаетс  дешифратором 25, что приводит к формированию единичного сигнала на его выходе 35. Этот сигнал открывает элементы И 34, которые транслируют информацию с выходов регистра 33 : на шины 15. Ответный сигнал в шину 23, подтверждающий истинность вьщанных данных, вьдаетс  с необходимой ,дл  успокоени  сигналов на шинах 15 задержкой на элементе 26 задержки. Получив этот сигнал, процессор принимает данные с шин 15 и снимает сигнал с шины 21, после чего снима-j 112 ет код адреса с шин 14. Дешифратор 25 закрываетс  и блок 8 переходит в исходное состо ние. Заметим, что вместо элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 37 и 36 могут быть использованы сумматоры с циклическим переносом, работающие соответственно в режиме вычитани  и сложени . 16 что позвол ет обнаруживать ошибки высокой кратности. Таким образом,предлагаемое устройство обеспечивает повьппение досто .верности контрол  хранимой в ОЗУ информации и, следовательно, достоверность работы всей системы в услови х прерываний питани .

tri (t i. bi

Н локу2

Y 5локу 8

Н S/toffy i Фие.Ъ

:}

2 фрогме/ffrr Блока 2

/ други уз/гам

А5

п

50

cSii

i

-

wh

/J

Li.

17Tt T,rt7,r

ТвТ,7,Т,Т,

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДАННЫХ ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ ПРИ'ПРЕРЫВАНИЯХ ПИТАНИЯ, содержащее оперативный запоминающий блок, блок основного питания,, блок резервного питания, ключевой элемент и конденсатор, причем первый и второй входы ключевого элемента соединены соответственно с первыми выходами питания блоков основного и резервного питания, вторые выходы питания которых соединены с шиной нулевого потенциала, выход ключевого элемента соединён с входом питания оперативного запоминающего блока и через'конденсатор - с шиной нулевого потенциала, группа адресных входов оперативного запоминающего блока является группой адресных входов устройства, группа входов-выходов данных - группой входов-выходов данных устройства, группа управляющих входов-выходов оперативного запоминающего блока и первый и второй выходы предупредительных сигналов блока основного питания образуют группу управляющих входов-выходов устройства, отличающееся тем, что, с целью повышения достоверности контроля сохранности информации, в устройство введен блок контроля, содержащий дешифратор, элемент задержки, элемент ИЛИ-НЕ, два элемента НЕ, два элемента И, два регистра, группу элементов И и две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем группа информационных входов дешифратора соединена с группой адресных входов устройства, а управляющий вход - с шиной строба ад реса устройства, выходы элементов И группы, информационные входы первого регистра и первая группа входов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы подключены к группе входов выходов данных устройства, первый . вход первого элемента И соединен с шиной режима устройства и через первый элемент НЕ - с первым входом второго элемента И, выход элемента ... ИЛИ-НЕ соединен с шиной строба данных устройства и через второй элемент НЕ— с вторым входом первого элемента И, второй'вход второго элемента Й сое.— динен с первым выходом дешифратора и с третьим входом первого элемента И, выход которого соединен с синхрони зирующим входом первого регистра, группа выходов которого соединена с первыми входами элементов ИСКПКНАЮЩЕЕ ИЛИ второй группы, вторые входы которых соединены с группой выходов второго регистра и с первыми входами элементов И группы, вторые входы которых сёединены с вторым выходом дешифратора и через элемент задержки с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с третьим выходом дешифратора и с входом сброса второго регистра, синхронизирующий вход которого соединен с выходом второго элемента И, группа информационных входов второго регистра соединена с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, вторые входы которых соединены с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы.