SU1128255A1 - Устройство дл организации очередности приема информации - Google Patents

Description

изобретение относитс  к -области автоматики и вычислительной техники и может быть использовано в устройствах управлени  очередностью обслуживани  .

Известно устройство дл  организации очередности, содержащее элемент ИЛИ, два счетчика, узел сравнени , причем группа входов элемента ИЛИ  вл етс  группой запросных входов устройства, первый выход каждого счетчика соединен с соответствую11 .им входом узла сравнени . Устройство также содержит блок пам ти , шифратор и дешифратор, причем адресный- выход шифратора соединен с адресным входом блока пам ти, блокирующий выход шифратора соединен с первым входом первого счетчика, выход- элемента ИЛИ соединен -с вторым входом первого счетчика, первый выход узла сравнени  соедин,ен с третьим входом.первого счетчика, второй выход узла сравнени  соединен с перэым входом счетчика, второй вход которого  вл етс  управл ющим входом устройства, второй выход- каждого счетчика соединен с соответствующим входом блока пам ти, выход блока пам ти соединен с входом дешифратора , группа выходов дешифратора  вл етс  группой выходов устройства , а группа входов ишфратора - группой запросных входов устройства LI И.

Однако данное устройство не обеспечивает организации очереди при одновременном поступлении, нескольких сигналов за вок, т.е. поступившие за вки остаютс  без обслуживани , что снижает надежность работы устройства.

Наиболее близким к изобретению по технической сущности и достигаемому результату  вл етс  устройство дл  управлени  очередностью об-служивани  запросов, содержащее регйстр , группу элементов И, распределитель управлк.ощих сигналов, коммутатор , блок пам ти, причем - группа информационных входов, регистра  вл етс  группой информационных входов устройства, разр дные - выходы регистра соединены с первыми входами соответствующих элементов И группы , группа выходов блока пам ти соединена с первой группой входов коммутатора , первый выход распределител  управл ющих сигналов соединен с входом комг утатора,. второй выход распределител  управл ющих сигналов соединен с входом блока пам ти. Устройство также, содержит генератор импульсов , шифратор, дешифратор, два эдемвн.т-а ИЛИ, счетчик, блок разделени  сигналов, причем второй вход каждого элемента И группы соединен с соответствующим выходом генератора импульсов, третий вход-каждого элемента И группы соединен с третьим выходом распределител  управл ющих сигналов выходы элементов И группы соединены с группой входов шифратора, группа выходов шифрато- ра соединен с второй группой входов коммутатора, перва  группа выходов коммутатора соединена с группой входов блока пам ти, группа выходов элементов И группы соединена с группой управл ющих входов регистра и с входами первого элемента ИЛИ, выход первого элемента ИЛИ соедине.н с первым входом коммутатора, с суммирующим входом счетчика и с первым входом блока разделени  сигналов, группа входов второго элемента ИЛИ.  вл етс  группой управл ющих входов устройства, выход второго элемента ИЛИ соединен с вторым входом блока разделени  сигналов, выход которого соединен с вторым входом распределител  управл ющих сигналов и с вычитающим входом счетчика, управл ющий вход устройства соединен с управл ющим входом счетчика и с третьим входом распределител  управл ющих сигналов, выход счетчика соединен с четвертым входом распределител  управд, ющих сигналов, группа выходов дешифратора  вл етс  группой информационных.выходов устройства 2..

. Однако известное устройство не защищено от помех, наличие которых на входах устройства запоминаетс  в регистре и обрабатываетс  как поступающие запросы. Кроме того, в случае присутстви  на входах устройства запросов, длительность которых превышает цикл работы опросового генератора, возникает повторна  обработка одних и тех же запросов, что также приводит к ложной регистрации запросов, снижающей достоверность передаваемой устройством информации.

Целью изобретени   вл етс  повышение надежности.

Поставленна  цель достигаетс  тем, что в устройство дл  организации очередности приема информации, соде ржащее шифратор, элемент задержки , дешифратор, блок, памйти, блок управлени  записью и считыванием, группу элементов И, .распределитель импульсов-,. регистр, первый и второй элементы ИЛИ, блок управлени  записью- и считыванием содержит первый счетчик, счетный вход которого соединен с выходом первого элемента ИЛИ, причем группа выходов дешифратора  вл етс  группой информационных выходов устройства, выходы элементов И группы соединены с группой входов шифратора и входами первого элемента ИЛИ, выход каждого разр да регистра соединен с первым входом одноименного элемента И труп пы, второй вход каждого элемента И группы соединен с одноименным выходом распределител  .импульсов, введе на группа одновибраторов, вход каж ,, дого одновибратора соединен с за .просным входом устройства и третьим входом соответствующего элемента И группы, выходы распределител  импул сов соединены с входами сброса соот ветствующих разр дов регистра, информационные входы которых соединены с выходами соответствующих одно .вибраторов группы, вйходы регистра .соединены с входами второго элемента ИЛИ, выход которого через элемен задержки подключен к запускающему входу распределител  импульсов, гру па выходов шифра.тора соединена с группой информационных входов блока пам ти, группа выходов которого сое динена с входами дешифратора, блок управлени  записью и- считыванием содержит второй счетчик и схему сравнени , причем выходов пе вого и второго, счетчиков соединены соответственно с первой и второй группами входов схемы-сравнени , выход которой соединен с входом бло кировки второго счетчика,- вход которого соединен с тактовым входом устройства, группы выходов первого и второго счетчиков соединены соответственно с группой входов адреса считывани  и-с груп-пой входов адреса записи блока пам ти. На фиг.1 Представлена функциональна  схема предложенного устройства на фиг.2 - то же, блока управлени  записью и считыванием. Устройство дл  организации, очередности приёма информации содержит шифратор 1, дешифратор 2, блок 3 пам ти, блок 4 управлени  записью исчитыванием, элементы И 5-,-5п:Гру пы, распределитель б. импульсов, регистр 7, триггеры регистра 7, элементы ИЛИ 9 и 10, группу одно- вибраторов , элемент 12 задержки , запросные входы 13 устройст ва, тактовый вход 14 устройства, ин формационные выходы 15 устройства, . группы входов 16 и .17 адреса записи и считывани  блока 3. Блок управлени  записью и считыванием (фиг. 2) содержит счетчик 18, схему 19 сравнени , счетчик 20. Устройство работает следующим d6 разом.; г, . Перед началом работы устройствоприводитс  в исходное состо ние, в результате -чего тригг еры 8 регистра 7, счетчики 18 и 20 блока 4 нахо д тс  в исходном .нулевом состо нии. На информационных..входах триггеров регистра 7 присутствует нулевой сигнал . Затем информаци  поступает-на запросные входы 13 и далее на входы элементов И 5 группы и входы одновибраторов грйппы, которые сраба-тывают по переднему фронту поступающего сигнала и выдают импульсы на информационные входы соответствующих триггеров 8 регистра 7, которые срабатывают и вьщают сигналы на входы соответствующих элементов И 5 группы и входы элемен-. . та ИЛИ 10. . Сигнал с выхода элемента ИЛИ 10 через элемент 12 задержки поступает на запускающий вход распредели .тел  6, на выходах которого по вл ютс  сдвинутые друг относительно друга п.о времени импульсы. Распределитель 6 по очереди опрашивают Элементы И 5 и одновременно сбрасывают соответствующие триггеры 8 регистра 7. Так как одновибраторы 11 по переднему фронту поступающего запроса формируют на вы ходах сигналы определенной длительности , поэтому присутствие на входах одновибраторов 11 длительных сигналов запроса не приводитк повторному срабатыванию триггеров 8. . . С выходов соответствующих элементов И 5 сигналы по очереди поступают на в-ходы шифратора 1 и через элемент ИЛИ 9 на счетный вход счетчика 18 блока ..4. Блок 4 работает следующим образом . Состо ние выхода 16 измен етс  сигналами, пойт.з пающими с выхода элемента ИЛИ 9, и считыванием. Этим самым определ етс  адрес  чейки пам ти блока 3 пам ти, куда осуществл етс  запись информации. Считыва- , ние информации из блока 3 пам ти осуществл етс  по адресу, устанавливаемому на выходах счетчика 20, состо ние которого измен етс  сигналами, поступающими с входа 14 устройства. В шифраторе 1 сигналы преобразуютс  в параллельный двоичный код., соответствующий номеру элемента И 5 и, следовательно, номеру запроса, поступающего на вход 13 устройства. Этот код записываетс  в блок 3 пам ти по адресу, установленному на . . выходах 16 блока 4. Сигналы на считывание информации . из.блока 3 пам ти поступают по входу 14 в блок 4,Который на выходах 17 устанавливает адрес  чейки пам ти, из которой необходимо считать информацию . Считанна  из блока 3 пам ти информаци  после преобразовани  дешифратором 2 в позиционный,код вы .ставл етс  на информационных выходах 15 .устройств.а. - . Предлагаемое устройство предназначено дл  работы в .услови х, когда скорость считывани  информации из блока 3 пам ти сигналами, поступающими на вход 14 устройства, значительно выше скорости записи информации в блок 3. пам ти. В этом; случае создаютс  услови , когда счетчик 20 опережает счетчик 18.

Дл  предотвращени  услови  опережени  счетчиком 20 счетчика 18, а следовательно, и предотвращени  считывани  и выдачи в результате этого ложной информации, на выходах 15 устройства в блок 4 введена схема 19 сравнени , котора , оценива  состо ние счетчиков 18 и 20, вырабатывает сигнал запрета на выходе блокировки счетчику 20 в случае равенства кодов состо ний счетчиков 18 и 20 и тем самым запрещает работу счетчика 20.

Применение предлагаемого изобретени  позвол ет повысить надежность работы устройства.

Ё

-О-О-О

AlNA. AA/v

Фиг.

16

/

l

f

/20

N/

17 фиг. 2

l

f

/

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОРГАНИЗАЦИИ ОЧЕРЕДНОСТИ ПРИЕМА .ИНФОРМАЦИИ, содержащее шифратор, элемент задержки, дешифратор, блок памяти, блок управления записью и считыванием, группу элементов И, распределитель импульсов, регистр, первый, и второй элементы ИЛИ, блок управления записью и считыванием содержит первый счетчик, счетный вход которого соединен с выходом первого элемента.ИЛИ, причем группа выходов дешифратора является группой информационных выходов. устройства, выходы элементов И группы соединены с группой входов дешифратора и входами первого элемента ИЛИ, выход каждого разряда регистра соединен с первым входом одноименного элемента И группы/ второй вход каждого элемента И группы соединён с одноименным выходом рас- пределителя импульсов, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в него введена группа одновибраторов, вход каждого одновибратора соединен с запросным входом устройства и третьий входом соответствующего элемента И группы;· выходы распределителя импульсов соединены с входами Сброса соответствующих разрядов регистра, информационные входы которых соединены с выходами соответствующих одновибраторов группа, выходы регистра соединены с входами второго элемента ИЛИ, выход которого через элемент задержки подключен к запускающему входу распределителя импульсов;' группа выходов шифратора соединена с группой информационных входов блока памяти,,группа выходов которого соединена с входами дешифратора, блок управления записью и считыванием содержит второй счетчик и схему сравнения, причем группы выходов пер* вого и второго 'счетчйков. соединены соответственно с первой и второй группами входов схёмы сравнения, выход которой соединён с входом бло- кировки второго счетчика, счетный вход которого соединен с тактовым входом устройства, группы выходов первого и второго счетчиков соединены соответственно с группой входов адреса считывания и с группой входов адреса записи блока памяти.

   I

   I „ SU η, 1128255

   11282*55