соединены соответственно к вторым входам первого и второго блока сумматоров по модулю два, выходы которых подключены соответственно к второму и третьему входам элемента ИЛИ, информационные входы блока отбраковки ошибок подключены соответственно к выходам первого и второго регистров , выход демодул тора подсоединенconnected respectively to the second inputs of the first and second block of modulo-two adders, whose outputs are connected to the second and third inputs of the OR element, respectively, the information inputs of the error rejection block are connected respectively to the outputs of the first and second registers, the demodulator output is connected
к информационному входу блока разделени посыпок, а выход синхронизатора подсоединен к объединенным тактовым входам блока разделени посыпок, первого и второго регистров, блока отбраковки ошибок и демодул тора, ;причем выходы блока отбраковки Ьиибок вл ютс выходами цифровой системы.to the information input of the dressing splitter, and the synchronizer output is connected to the combined clock inputs of the dressing splitter, the first and second registers, the error rejection block and the demodulator, and the outputs of the lib block are outputs of the digital system.
Изобретение относитс к электросв зи и может быть использовано в телеметрии и при передаче данных. Известна цифрова система передачи и приема информации с обнаружением ошибок, содержаща на передающе стороне последовательно соединенные синхронизатор, генератор эталонного кода, блок сумматоров по модулю два и регистр, а также модул тор сигналов ФГМ, на приемной стороне - демодул тор и объединенные по входу сумматор по модулю два и элемент задержки , выход которого подключен к второму входу сумматора по модулю два,, выход которого подключен к первому входу коррел тора, к второму входу которого подключен выход генератора эталонного кода, к второму 4входу которого подключен выход син хронизатора l . Недостатком такой цифровой системы передачи и приема информагри с . обнаружением ошибок вл етс низка достоверность принимаемой информации Наиболее близкой к изобрет ению вл етс цифрова система передачии приема И11формации с обнаружением ош бок, содержаща на передающей сторо не последовательно соединенные генератор эталонного кода, блок сумма торов по модулю два, регистр и моду л тор, последовательно соединенные синхронизатор if блок считывани , а также блок кодировани , при этом вы ход синхронизатора подсоединен к объединенным тактовым входам блока кодировани и генератора эталонного кода, выход блока считывани подеое динен k тактовому входу регистра, а вторые входы блока сумматоров по модулю два подключены к соответствующим вторым входам регистра, на приемной стороне - последовательно соединенные демодул тор, блок задержки, сумматор по модулю два, коррел торе, синхронизатор и генератор эталонного кода, причем вход блока кодировани вл етс входом цифровой системы, на передающей стороне выходы блока кодировани через преобразователь кода подсоединены к соответствующим вторым входам регистра, а выход синхронизатора подсоединен к тактовому входу преобразовател кода, а на приемной стЬроне выход демодул тора подсоединен к объединенным входам блока задержки и второго корректора ошибок и к объединенным вторым входам , синхронизатора и сумматора по модулю два, выход которого через первый корректор ошибок подсоединен к входу второго корректора ошибок, выход генератора эталонного кода подсоединен к второму информационному входу первого корректора ошибок, а тактовые входы первого и второго корректоров ошибок подключены к выходу синхро1шзатора 2, Недостатком известной цифровой системы передачи и приема информации с обнаружением ошибок вл етс низка достоверность принимаемой информации . Цель изобретени - повышение достоверности принимаемой информации. Дл достижени поставленной цели в цифровую систему передачи и приема информации с обнаружением ошибок, содержащую на передающей стороне последовательно соединенные генератор эталонного кода, блок сумматоров по мо3 дулю два, регистр и модул тор, последовательно соединенные синхронизатор и блок считывани ,а также блок кодировани , при этом выход синхрони . затора подсоединен к объединенным та товым ;входа блока кодировани и гене ;ратора эталонного кода, выход блока считывани подсоединен к тактовому входу регистра, а вторые входы блока сумматоров по модулю два подключены к соответствующим вторым входам регистра , на приемной стороне - последовательно соединенные дембдул тор, блок задержки, сумматор по модулю два, коррел тор,, синхронизатор и генератор эталонного кода, причем вход блока кодировани вл етс входом цифровой системы, на передаю щей стороне введены первый и второй сумматоры по модулю два, при этом выходы блока кодировани подсоединены к соответствующим вторым входам регистра, входы первого сумматора по модулю два подключены к соответствующим нечетным выходам блока кодировани , четные выходы которого подсоединены к соответствующим входам второго сумматора по модулю два, выходы первого сумматора по модулю два подсоединены к объединенньпм первым дополнительным входам блока сумматоров по модулю два и регистра, объединенные вторые дополнительные входы которых подключены к выходу второго сумматора по модулю два, на приемной стороне введены последовательно соединенные блок разделени посыпок, первый регистр и первый блок сумматоров по модулюдва, последовательно соединенные второй регистр и второй блок сумматоров по модулю два, последовательно соединенные третий блок сумматоров по модулю два, элемент ИЛИ и блок отбраковки ошибок , При этом выход демодул тора и выход Задержка 2 блока задержки подсоединены соответственно к второму и третьему входам сумматора по | модулю два, выход которого подсоединен к первому входу третьего блока сумматоров по модулю два, пр мой и инверсный выходы генератора-эта .лонного кода подсоединены соответственно к вторым входам коррел то-ра и третьего блока сумматоров по но дулю два, вь1ход нечетньк посыпок бл ка ; разделени посыпок подсоеДинен информационному входу второго регист 114 ра, а выходы сигнала суммы четных посылок и сигнала суммы нечетных посьшок блока разделени посыпок подсоединены соответственно к вторым входам первого и второго блока сумматоров по модулю два, выходы которых подключены соответственно к второму и третьему входам элемента ИЛИ, информационные входы блока отбраковки ошибок подключены соответственно к вы- ) первого и второго регистров, выход демодул тора подсоединен к информагр онному входу блока разделени посылок, а выход синхронизатора подсоединен к объединенным тактовым входам блока разделени ,росыnoKjnepBoro и второго регистров,блока отбраковки ошибок и демодул тора,причем выходы блока отбраковки ошибок вл ютс выходами цифровой системы. На фиг. 1 приведена структурна электрическа схема предлагаемой цифровой системы передачи и приема информации с обнаружением ошибок, передающа часть; на фиг. 2 - то же, приемна часть. Передающа часть цифровой системы передачи и приема информации с обнаружением ошибок содержит блок 1 кодировани , синхронизатор 2, первый сумматор 3 по модулю два, второй сумматор 4 по модулю два, генератор 5 эталонного кода, блок 6-сумматоров по модулю два, регистр 7, блок 8 считывани , модул тор 9, Приемна часть цифровой системы передачи и приема информации с обнаружением ошибок содержит демодул тор 10, блок 11 разделени посыпок, первый регистр 12, второй регистр 13, первый блок 14 сумматоров по модулю два, второй блок 15 сумматоров по модулю два, блок 16 задержки, сумматор 17 по модулю два, коррел тор 18, генератор 19 эталонного кода, синхронизатор 20, третий блок 21 сумматоров по модулю два, элемент ИЛИ 22, блок 23 отбраковки ошибок. Цифрова система передачи и приема информации с обнаружением ошибок работает следующим образом. На передающей стороне (фиг. 1) в блоке 1 кодировани 2п-значные информационные слова преобразуютс в 2л-значные кодовые слова формируемого кода 3(П + 1), 2ll. Полученные 2п-значные кодовые слова записьгоаютс в регистр 7 и в виде параллельного кода подаютс в блок 6 сумматоров по модулю два. Все нечетные посыпки с выхода блока 1 кодировани поступают на вход первого сумматора 3 по модулю два, а все четные посыпки ввод тс вО второй суг матор 4. Выходы первого и второго сумматоров 3 и 4 св заны с регистром 7 и блоком 6 сумматоров, на вторые входы которого подаютс посыпки (М + О-значного эталонного кода, с выходов генератора 5, например типа М-п6следовательности или другого код ic острой функцией коррел ции. Регистр 7 имеет 3(П + 1) чеек. На 211 чеек подаютс информационные посылки из блока 1 кодировани , по одной посылке вьщают первый и второ сумматоры 3 и 4. Эти посыпки образу ютс по правилу. 5, ®.|a,;.,i .tq2;7 где S сигнал на выходе первого сумматора 3J Sg сигнал на выходе второго сумматора 4. В блок 6 сумматоров поступают 2п .информационных символов блока 1 кодировани , а .также посылки 5 и Sj Поразр дное суммирование по модулю два производитс в блоке 6 сумматоров по правилу а,©а,, aj0aj©b2 Cjj , 5,©е,®Ъ„,С„+,, где а и а-- информационные четные и нечетные символы, символы эталонного код Таким образом, блок 6 сумматоров вьщает (п+1) посылок С, С,...,С, , которые записываютс в соотве ствующих чейках регистра 7. В результате в чейках регистра 7 будет записана кодовое слово, сое то щее из 3(п+1) элементов: а,с,аХсга2а,с,а,,...,с „с„а„5,С„,9,. С помощью блока В считывани , уп равл емого синхронизатором 2, производитс преобразование параллельного 3(), , записанного в регистре 7, в последовательный ко Последовательность двоичных посылок поступает на вход модул тора 9, где осуществл етс амплитудна , частотна или фазова модул ци несущего колебани , на выходе демодул тора 10 получаетс двоичный видеосигнал в виде последовательности слов длиной 3(п+1) элементов, В любом слове с номерами (Зг-2) и 3, где г 1,2,.,.,Г1, вл ютс информационными . Элементы с номерами 3(1-1 образованы из элементов с номерами (ЗГ-2), Зг и элемента с номером 2 эталонного кода путем их суммировани по модулю два. Последние h элементов в кодовой комбинации вл ютс проверочными. С помощью сумматора 17 и блока 16 задержки, который обеспечивает задержку на с и 2ь, получаютс комбинации из (Зп+3) элементов, в которых каждьш третий элемент вл етс элементом Ь; восстановленного эталонного кода. Действительно, если а и a- - информационные четные и нечетные символы, Ь, элементы этаib a;@al+с; . При лонного кода, тоЬ поразр дном суммировании по модулю два пр мого кода и кода, задержанного «. и на 2t, получаем. .а агСга аэС аза С а б С.бз . ... ,oi2CjO(ja3C3a3....- а 5 U 1. 1- г. t. oj ..... bjь„Ьп, Сигнал с выхода сумматора 17 пос- . тупает в коррел тор 18, куда подаютс также символы эталонного кода, а также на блок 21 сумматоров, на вторые входы которогб поступают также сигналы эташонного кода с выходов генератора 19. В результате осущест вл етс поэлементна проверка соответстви восстановленного и местного эталонного кодов, Вьщеленные синхросигналы (пики функции коррел ции коррел тора 18) управл ют работой синхронизатора 20. Синхронизатор 20 в свою очередь обеспечивает синхронную работу демодул тора , блока 11 разделени посьшок, первого и второго регистров 12 и 13 и блока 23 отбраковки ошибок. Сигнал с выхода демодул тора 10 поступает на информационный вход блока 11 разделени посылок, в котором происходит разделение потока символов на слова и разделение элементо каждого слова на четыре группы: четные информащюнные символы а а,... ajj, которые поступают в первый регистр 12, нечетные информационные символы а , а, ..., а, /которые ввод тс во второй регистр 13, символы 5ц которые поступают в первый блок 14 cyм aтopoв, и символы Sp которые следуют во второй блок 15 сумматоров . В первом и втором блоках 14 rt 15 сумматоров осуществл етс формирован соответственно сигналов в, S,@5Ia(, И|, 52®1„.. Сигналы Л и 2 поступают соответственно на второй и третий входы эле мента ИЛИ 22, на первьй вход которого следует сигнал с выхода третьего блока 21 сумматоров Ь. + Ь , где сигналы Ь- иЬ- формируютс соответственно сумматором 17 и генератором 19. Информаци с выходов первого и вт рого регистров 12 и 13 поступает на информационные входы блока 23 отбраковки ошибок, на управл юпщй вход 1 118 которого поступает сигнал отбраковки , формируемый элементом ИЛИ 22 из сигналов f, 2 ° входах. При единичных значени х указанных сигналов, соответствующих обнаруженной ошибке кратности 1-4, принимаема кодова комбинаци -блоком 23 отбраковки ошибок не пропускаетс на вход цифровой системы передачи и приема сигналов с обнаружением ошибок. Предпагаема цифрова система передачи и приема сигналов «с обнаружением оцибок позвол ет обнаруживать при амплитудной, частотной и фазовой модул ции все однократные, двукратные и трехкратные ошибки, а также обнаруживать большинство четырехкрат1НЫХ ошибок (веро тность необнаруженш четырехкратных ошибок при длине блока Ц 10.и веро тности ошибки в канале св зи составл ет приблизительно 1 10 ) . Таким образом, предлагаема цифрова система передачи и приема сигналов с обнаружением ошибок обеспечивает повьш ение достоверности принимаемой информации.The invention relates to telecommunications and can be used in telemetry and data transmission. A digital information transmission and reception system with error detection is known, containing on the transmitting side serially connected synchronizer, reference code generator, modulo-two adder block and register, as well as the FGM signal modulator, on the receiving side - demodulator and module two and a delay element whose output is connected to the second input of a modulo two adder, whose output is connected to the first input of the correlator, to the second input of which the output of the reference generator is connected ode to the second output of which is connected 4vhodu syn hronizatora l. The disadvantage of such a digital system of transmitting and receiving information with. error detection is the low reliability of the received information. The closest to the invention is the digital information transmission system of the E11 information with the error detection, containing on the transmitting side not connected in series generator of the reference code, the modulo sum module, the register and the modulator, are sequentially the synchronizer if the read block and the coding block are connected; the output of the synchronizer is connected to the combined clock inputs of the coding block and the reference code generator, The readout unit has a single clock register input, and the second inputs of the modulo adders block are two connected to the corresponding second register inputs, on the receiving side are serially connected demodulator, delay unit, modulo two, correlator, synchronizer and reference code generator The input of the coding block is the input of the digital system, on the transmitting side, the outputs of the coding block are connected to the corresponding second inputs of the register through a code converter, and the output of the synchronizer under connected to the clock input of the code converter, and on the receiving bar the output of the demodulator is connected to the combined inputs of the delay unit and the second error corrector and to the combined second inputs of the synchronizer and the modulo two, the output of which through the first error corrector is connected to the input of the second error corrector, the output of the reference code generator is connected to the second information input of the first error corrector, and the clock inputs of the first and second error correctors are connected to the output of sync1, Failure com known digital transmission and reception of information with the error detection system is the low accuracy of the received information. The purpose of the invention is to increase the reliability of the received information. To achieve this goal, a digital system for transmitting and receiving information with error detection, containing on the transmitting side serially connected reference code generator, block of adders modulo two, register and modulator, serially connected synchronizer and read block, as well as coding block, This is the synchronous output. the gate is connected to the combined goods; the input of the coding unit and the gene; the reference code slot; the output of the reading unit is connected to the register's clock input; and the second inputs of the modulo-two adders are connected to the corresponding second inputs of the register, on the receiving side - serially connected demultiplier, a delay unit, a modulo two, a correlator, a synchronizer, and a reference code generator, the input of the coding unit being the input of the digital system, the first and second adders are entered on the transmitting side module two, while the outputs of the coding block are connected to the corresponding second register inputs, the inputs of the first modulo adder two are connected to the corresponding odd outputs of the coding block, the even outputs of which are connected to the corresponding inputs of the second modulo two adder, the outputs of the first modulo two adder to the combined first additional inputs of the block of modulo two adders and a register, the combined second additional inputs of which are connected to the output of the second modulator adder Liu two, on the receiving side, serially connected to the dressing separation unit, the first register and the first block of adders modulated, the serially connected second register and the second block of modulo-two adders, sequentially connected the third block of modulators two, the OR element and the error rejecting block, In this case, the output of the demodulator and the output of the Delay 2 of the delay unit are connected respectively to the second and third inputs of the adder via | module two, the output of which is connected to the first input of the third block of modulo two adders, the direct and inverse outputs of the generator-this code are connected respectively to the second inputs of the correlator and the third block of adders by but two two, oddly ; the separation of the powders is connected to the information input of the second register 114, and the outputs of the signal of the sum of even parcels and the signal of the sum of odd pairs of the block of the separation of the powders are connected respectively to the second inputs of the first and second block of modulators two, the outputs of which are connected respectively to the second and third inputs of the OR, the information inputs of the error rejecting unit are connected respectively to the output of the first and second registers; the output of the demodulator is connected to the information input of the separation unit; k, and the synchronizer output is connected to the clock inputs of the combined separation unit rosynoKjnepBoro and second registers, block rejection of errors and the demodulator, and outputs the block error rejection outputs are digital systems. FIG. 1 shows a structural electrical circuit of the proposed digital system for transmitting and receiving information with error detection, the transmitting part; in fig. 2 - the same, the receiving part. The transmitting part of the digital system for transmitting and receiving information with error detection contains a coding block 1, a synchronizer 2, the first adder 3 modulo two, a second adder 4 modulo two, a generator 5 of a reference code, a block 6 modul modulators two, register 7, block 8 readings, modulator 9; Receiving part of a digital system for transmitting and receiving information with error detection; contains a demodulator 10, a segregation separation unit 11, a first register 12, a second register 13, a first modulator block 14 two, a second modulo block 15 two , block 16 of delay, adder 17 modulo two, correlator 18, generator 19 of reference code, synchronizer 20, third block 21 adders modulo two, element OR 22, block 23 of the rejection of errors. Digital system for transmitting and receiving information with error detection works as follows. On the transmission side (Fig. 1), in block 1 of the encoding, 2n-valued information words are converted into 2-digit codewords of the generated code 3 (P + 1), 2ll. The resulting 2n-digit code words are written to register 7 and, in the form of a parallel code, are fed to block 6 modulo-two adders. All odd dressings from the output of coding block 1 are input to the input of the first adder 3 modulo two, and all even coding are entered into the second second mat 4. The outputs of the first and second adders 3 and 4 are connected to the register 7 and block 6 of adders, to the second the inputs of which are fed with dressings (M + O-valued reference code, from the outputs of generator 5, for example, of the type M-6 sequence or another code ic with an acute correlation function. Register 7 has 3 (P + 1) cells. 211 cells are given information packets from coding block 1, one package is given first and in oro adders 3 and 4. These powders are formed according to the rule. 5, ®. | a,;., i .tq2; 7 where S is the signal at the output of the first adder 3J Sg signal at the output of the second adder 4. In block 6, adders receive 2n The information symbols of coding block 1, as well as parcels 5 and Sj. Modulo two bitwise summation is performed in block 6 of adders according to rule a, а a ,, aj0aj © b2 Cjj, 5, e, ®, C „+ ,, where a and a are informational even and odd characters, the symbols of the reference code. Thus, block 6 adders (n + 1) of packages C, C, ..., C, which are written in the corresponding cells register 7. As a result, a code word will be written in the cells of register 7, consisting of 3 (n + 1) elements: a, c, aHsga2a, c, a ,, ..., c „c„ a „5, C ",9,. With the help of block B of the readout controlled by synchronizer 2, parallel 3 (), recorded in register 7 is converted into a serial sequence. The sequence of binary messages is fed to the input of modulator 9, where amplitude, frequency or phase modulation of the carrier oscillation is performed , at the output of the demodulator 10, a binary video signal is obtained as a sequence of words of length 3 (n + 1) elements. In any word with numbers (Cr-2) and 3, where r 1,2,.,., G1, are informational . The elements with numbers 3 (1-1 are formed from the elements with numbers (ЗГ-2), Зг and the element with number 2 of the reference code by modulo two. The last h elements in the code combination are check. With the help of adder 17 and block 16 delay, which provides a delay on c and 2b, combinations are obtained from (3p + 3) elements in which each third element is an element b; the restored reference code. Indeed, if a and a are informational even and odd characters, b , the elements are eiba; @ al + c; om summation modulo two direct code and a code delayed by ". and by 2t, we get. a agCga aES asa C a b C. bbs. ..., oi2CjO (ja3C3a3 ....- a 5 U 1. 1 - r. t. oj ..... bj'n b, The signal from the output of the adder 17 goes to the correlator 18, which also receives the symbols of the reference code, as well as to the block 21 of the adders, the second inputs of which also receive signals code from the outputs of the generator 19. As a result, element-wise verification of the correspondence between the restored and local reference codes is carried out. Distributed clock signals (peaks of the correlator correlation function 18) control the operation of the synchronizer 20. The synchronizer 20 in turn ensures the synchronous operation of the demodulator, the suction block 11, the first and second registers 12 and 13, and the error reject block 23. The signal from the output of the demodulator 10 is fed to the information input of the parcel separation unit 11, in which the flow of characters is divided into words and the element of each word is divided into four groups: even informational characters a, ... ajj, which go to the first register 12, the odd information symbols a, a, ..., a, / which are entered in the second register 13, the symbols 5 c which enter the first block 14 of the numerals, and the symbols Sp which follow in the second block 15 adders. In the first and second blocks 14 rt 15 the adders are formed, respectively, of the signals in, S, @ 5Ia (, AND |, 52®1 „.. The signals L and 2 are received respectively on the second and third inputs of the element OR 22, on the first input which follows the signal from the output of the third block 21 of adders L. + b, where the signals Lj and Lb are formed, respectively, by the adder 17 and the generator 19. Information from the outputs of the first and second registers 12 and 13 is fed to the information inputs of the error rejection block 23 An input 1 118 which receives a rejection signal, generated by the element This is OR 22 of the signals f, 2 ° inputs. With the unit values of the signals indicated, corresponding to the detected error of multiplicity 1-4, the code combination received by the block-23 of the rejection of errors is not passed to the input of the digital system for transmitting and receiving signals with error detection. The system of transmitting and receiving signals with the detection of a “caliper” allows to detect, with amplitude, frequency and phase modulation, all one-time, two-time and three-time errors, as well as to detect most four-time errors k (probability neobnaruzhensh quadruple errors unit length C 10.and error probability in the channel of communication is about 1 10). Thus, the proposed digital signal transmission and reception system with error detection provides increased reliability of the received information.