SU1121681A1 - System for semi-full-scale simulating of dynamic systems - Google Patents

System for semi-full-scale simulating of dynamic systems Download PDF

Info

Publication number
SU1121681A1
SU1121681A1 SU823492651A SU3492651A SU1121681A1 SU 1121681 A1 SU1121681 A1 SU 1121681A1 SU 823492651 A SU823492651 A SU 823492651A SU 3492651 A SU3492651 A SU 3492651A SU 1121681 A1 SU1121681 A1 SU 1121681A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
inputs
counter
group
Prior art date
Application number
SU823492651A
Other languages
Russian (ru)
Inventor
Анатолий Николаевич Белюнов
Константин Александрович Пупков
Наталья Викторовна Лукьянова
Евгений Михайлович Овчинников
Original Assignee
Московский Институт Электронного Машиностроения
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Институт Электронного Машиностроения filed Critical Московский Институт Электронного Машиностроения
Priority to SU823492651A priority Critical patent/SU1121681A1/en
Application granted granted Critical
Publication of SU1121681A1 publication Critical patent/SU1121681A1/en

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

1. СИСТЕМА ППЛУНАТУРНОГО МОДЕЛИРОВАНИЯ ДИИАМИЧ1-;СКИХ СИСТЕМ, содержаща  реальный модуль, включающий аналоговьш генератор шума, выход которого подключен к входу динамического стенда и входу исследуемой реальной аппаратуры, кинема- ., тически св занной с динамическим стендом, и реигаюищй блок, первый выход которого-подключен к входу аналогового генератора uiyMa, а второй выход  вл етс  выходом реального модул , отличающа с  тем, что, с целью повышени  точности моделировани  и повышени  надежности системы, она дополнительно -содержит генератор пробных воздействий, блок оперативной пам ти, блок пам ти, блок управлени  системой, ариЛметичес .кое устройство и группу реальных модулей по числу .моделипуемых подсистем реальной аппаратуры, а каждый реальный модуль содержит первый и второй . аналого-цифровые преобрпаонптели входы которых соединен, соответственно с выходом аналогового генератора шума и выходом исследуемой реальной аппаратуры, а выходы подключены к соответствую 01М входам ре 1а ощего блока , выход каждого pcajTf.Horo модул  подключег к соответствую 11 М И1 форма дипин|-1м входам блока управлени  систем. г блока опсрат 1Я юй пам ти, которого coeди O с перВ1 М информа ,.1м ВХОДОМ ар фметического устройства, и второГг ii(iiopMaЦИО1 Н .Й вход КОТОрОГО ( § соответственно с первь м {формацион 1ым входом Г выходом б. пам ти, (Я второй - фОрМПЦ 10ННЫЙ ВХОД КОТОРОГО . подключе к генератора пробс воздействий, а блок управлени  системой содержит, регистр, элемент И, программ 1Ы1Ч узел, сравнени , четыре счетчика, счетчик тактов , счетчик циклов, счетчик пор дка  дер, узел формировани  адреса, объединен п ,1е установочные входы регистра , программ(ого узла, счетчика тактов , счетчика IWKJCOB, счетчика пор дка  дер и четырех счетчиков  вл ютс  установочн.1м входом блока управлени , разр днь е входы регистра  вл ютс  информационными входами блока управлени  системь, а разр дные выходы регистра соеди 1ены соответственнос входами элемента И, выход которого подключен к входу запуска генератора тактовых импульсов, выход которого подключен к тактовому входу программного узла, первые входы первой, второй, третьей и четвертой схем сравнени  соответствующими1. SYSTEM OF PLURNATOURAL MODELING OF DIIAMICH1; SKYH SYSTEMS, containing a real module, including analog noise generator, the output of which is connected to the input of the dynamic stand and the input of the real equipment under study, which is kine- mically connected to the dynamic stand, and the repetitive unit, the first output which is connected to the input of the analog generator uiyMa, and the second output is the output of a real module, which, in order to increase the simulation accuracy and increase the system reliability, it additionally contains a test generator, a RAM block, a memory block, a system control block, an automatic device, and a group of real modules according to the number of real subsystems being modeled, and each real module contains the first and second. Analog-to-digital converters whose inputs are connected, respectively, to the output of the analog noise generator and the output of the real equipment under study, and the outputs are connected to the corresponding 01M inputs of 1A per 1 unit, the output of each pcajTf.Horo module is connected to the corresponding 11 M I1 form dipin -1-1 inputs control unit systems. The unit of the first memory unit, whose coefficients are O with perV1 M information, .1m INPUT of the armature device, and the second ii (iiopMacIO1 N.Y input of KOTORO) (§, respectively, with the first {the first input G output of the B. memory, (I am the second - FORPMC 10NNY INPUT OF WHICH. Connect to the generator of probes of influences, and the system management block contains, register, element AND, programs 1Н1Ч node, comparison, four counters, clock counter, cycle counter, order counter, node, address generation, combined p, 1e installation inputs of the register, programs (node, counter acts, counter IWKJCOB, counter of the order of cores and four counters are the installation input of the control unit, the bit inputs of the register are information inputs of the system control unit, and the discharge outputs of the connection register are not corresponding to the inputs of the And element whose output is connected to the start input of the clock, the output of which is connected to the clock input of the program node, the first inputs of the first, second, third and fourth comparison circuits corresponding

Description

установочными входами блока управлени  системой, выход первой схемы сравнени  соединен с первым входом счетчика тдиклов и обнул ющим входом счетчика тактов,, выход которого подключен к первому входу узла формировани  адреса, а также к второму входу первой схемы сравнени , выход счетчика циклов соединен с первым информационным входом программного узла и вторым входом второй схемы сравнени , выход которой подключен к входу счетчика пор дка  дер, выход которого соединен с вторым информационным входом программного узла и вторым входом третьей схемы сравнени , выход которой подключен к входу останова генератора тактовых импульсов, первый выход программного узла подключен к информационному входу счетчика тактов, второй выход программного узла соединение вторым входом узла формировани  адреса и первыми суммирующими входами первого и второго суммирующего счетчико третий выход программного узла соеди нен с третьим входом узла формировани  адреса и вторым суммирующим входом второго счетчика, четвертый выход программного узла подключен к входу третьего счетчика, выход которого соединен с вычитающим входо второго счетчика, п тьй выход программного узла подключен к четверто му входу узла формировани  адреса и первому входу четвертого счетчика второй вход которого соединен с шестым выходом программного узла, седь мой выход которого соединен с третьи суммирующим входом второго счетчика второй вход первого счетчика и трети вход четвертого счетчика подключены к восьмому выходу программного узла дев тый выход которогр соединен с п тым входом узла формировани  адреса и третьим входом первого счетчика, четвертый вход которого подключен к дес тому выходу програм . много узла, одиннадцатый выход которого соединен с входом запуска генератора пробных воздействий вход останова которого подключен к выходу четвертой схемы сравнени  и второму входу счетчика циклов, первый выход узла формировани  адреса и выход первого счетчика блока управлени  системой соединены соответственно с первой группой адрес1 1 ных входов блока пам ти, втора  группа адресных входов которого подключена соответственно к второму вькоду узла формировани  адреса и выходу второго счетчика, третий выход узла формировани  адреса и выход четвертого счетчика соединены с адресными входами блока оперативной пам ти, группа управл ющих выходов программного узла соединена соответственно с входами управлени  сложением, вычитанием и умножением арифметического устройства, а выход первого счетчика соединен с вторым входом четвертой схемы сравнени . 2.Система по п.1, отличающ а   с   , что узел формировани  адреса содержит дешифратор, регистр , две г.руппы регистров, два злемёнта И и.зч.тыре элемента ИЛИ, причем вход дешифратора  вл етс  первым входом |гзла формировани  адреса , а вьйсоды подключены соответственно к входам регистров первой группы и первым- входам регистров второй группы, выходы регистров первой группы подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, выходы , которых подключены соответственно к первым входам третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходом регистра, выходы регистров второй группы соединены с соответствующими входами второго элемента ИЛИ, вторым входом узла формировани  адреса  вл етс  вход регистра, третьим входом узла формировани  адреса  вл етс  второй вход второго элемента И, четвертым входом узла формировани  адреса  вл ютс  вторые входы регистров второй группы, а п тым входом узла формировани  адреса  вл етс  второй вход первого элемента И, первым и вторым выходами узла формировани  адреса  вл ютс  соответственно вы .ходы третьего и четвертого элементов ИЛИ, а третьим выходом - выход второго элемента ИЛИ. 3.Система по пп.1 и 2, о т л ич .а ю щ а   с   тем, что программный узел содержит первый, второй и третий счетчики, дешифратор, две группы элементов И, три элемента ИЖ, посто нное запоминающее устройство , две схемы сравнени , элемент И и триггер.причем тактовый вход первого счетчика  вл етс  тактовым входом программного узла, установочньтм входом которого  вл ет с  установочный вход первого счетчика , соединенный с первыми входами первого и второго элементов ИЛИ, первым и вторым информационными вхо дами программного узла  вл ютс  соответственно первый и второй адресные входы посто нного запоминающ го устройства, первый адресный вход которого соединен также с входом третьего элемента ИЛИ, разр дные вы ходы первого счетчика соединены соответственно с входами дешифратора , первый - одиннадцатьйвыходы которого подключены соответственно к первым входам элементов И первой группы, вторые входы которых объеди нены и соединены с первым вькодом посто нного запоминающего устройств второй и третий выходы которого подключены соответственно к первым входам первой и второй схем сравнени , вторые входы которых соединены соответственно с выходами второго и третьего счетчиков, а управл ющие входы первой и второй схем сравнени соединены с двенадцатым и тринадцат выходами дешифратора, одиннадцатый выход дешифратора соединен также с информационным входом второго счетчика, установочный вход которог подключен к выходу второго элемента ИЛИ, второй вход которого соединен с выходом первой Схемы сравнени , первым входом элемента И и информационным входом третьего счетчика, установочный вхоД которого подключен к выходу первого элемента ИЛИ, первому входу триггера и инверсному входу элемента И, выход которого соединен с вторым входом триггера. 81 выход которого подключен к первому инверсному входу первого элемента И второй группы и третьему адресному входу посто нного запоминающего устройства , четвертый адресный вход которого соединен с выходом второго счетчика, выход второй схемы сравнени  подключен к второму входу элемента ИЛИ, выход первого элемента И первой группы соединен с первьм пр мым входом первого элемента И второй группы и первыми вх одами второго и четвертого элементов И второй группы, выход второго элемента И первой группы соединен с первыми входами третьего и п того элементов И второй группы, выход второго элемента ИЛИ подключен к второму инверсному входу первого элемента И второй группы и вторым входам второго-п того элементов И второй группы, первым выходам программного узла  вл етс  выход шестого элемента И первой группы , вторым, третьим, и четвертым выходами программного узла  вл ютс  соответственно выходы третьего и четвертого элементов И первой группы и выход второго элемента И .второй группы, п тым и шестым выходами программного узла  вл ютс  соответственно выходы седьмого элемента И второй группы, седьмым выходом  вл ютс  объединенные вькоды четвертого и п того элементов И второй группы, восьмым, дев тым и дес тым выходами программного узла  вл ютс  соответственно выходы одиннадцатого, дес того и второго элементов И первой группы, одиннадцатым выходом программного узла  вл етс  выход .первого элемента И второй группы, а группой управл ющих выходов программного узла  вл ютс  выходы п того, восьмого и дев того элементов И первой группы.the installation inputs of the system control unit, the output of the first comparison circuit is connected to the first input of the counter of digits and the zeroing input of the clock counter, the output of which is connected to the first input of the node forming the address, as well as to the second input of the first comparison circuit, the output of the loop counter is connected to the first information the input of the software node and the second input of the second comparison circuit, the output of which is connected to the input of a counter of the order of a field, the output of which is connected to the second information input of the software node and the second input The network of the comparison circuit, the output of which is connected to the clock pulse input, the first output of the program node is connected to the information input of the clock counter, the second output of the program node is connected by the second input of the address generation node and the first summing inputs of the first and second summing counter third output of the program node with the third input of the node forming the address and the second summing input of the second counter, the fourth output of the program node is connected to the input of the third counter, the output to second, the output of the software node is connected to the fourth input of the address generation node and the first input of the fourth counter whose second input is connected to the sixth output of the program node, the seventh output of which is connected to the third summing input of the second counter second input of the first the counter and the third input of the fourth counter are connected to the eighth output of the software node; the ninth output of which is connected to the fifth input of the address generation node and the third input of the first counter, even The default input is connected to the tenth output of the program. a lot of node whose eleventh output is connected to the start input of the test actions generator; the stop input of which is connected to the output of the fourth comparison circuit and the second input of the cycle counter; the first output of the address generation unit and the output of the first counter of the system control unit are connected respectively to the first group of address 1 of the block inputs the memory, the second group of address inputs of which are connected respectively to the second code of the node forming the address and the output of the second counter, the third output of the node forming the address fourth counter output coupled to address inputs of RAM memory block, a group of software actuating unit outputs connected respectively to the control inputs of addition, subtraction and multiplication the arithmetic unit and the output of the first counter is connected to the second input of the fourth comparing circuit. 2. The system according to claim 1, characterized in that the address generation node contains a decoder, a register, two groups of registers, two terminals and an item of the OR element, and the input of the decoder is the first input | of address generation, and the outputs are connected respectively to the inputs of the registers of the first group and the first inputs of the registers of the second group, the outputs of the registers of the first group are connected to the corresponding inputs of the first OR element, the output of which is connected to the first inputs of the first and second elements AND, the outputs of which are connected but to the first inputs of the third and fourth OR elements, the second inputs of which are connected to the register output, the outputs of the second group of registers are connected to the corresponding inputs of the second OR element, the second input of the address generation node is the register input, the third input of the address generation node is the second input of the second And, the fourth input of the address generation node is the second inputs of the registers of the second group, and the fifth input of the address formation node is the second input of the first element AND, the first and second outputs la forming the address are you .hody respectively third and fourth OR elements, and third output - the output of the second OR gate. 3. The system according to claims 1 and 2, that is, that the program node contains the first, second and third counters, a decoder, two groups of elements I, three elements of the IL, read only memory, two comparison circuits, the AND element and the trigger. Moreover, the clock input of the first counter is the clock input of the software node, the installation input of which is with the installation input of the first counter, connected to the first inputs of the first and second OR elements, the first and second information inputs of the software node accordingly but the first and second address inputs of the persistent storage device, the first address input of which is also connected to the input of the third element OR, the bit outputs of the first counter are connected respectively to the inputs of the decoder, the first - eleven outputs of which are connected respectively to the first inputs of the And elements of the first group, the second inputs of which are combined and connected to the first code of the persistent storage device; the second and third outputs of which are connected respectively to the first inputs of the first and second circuits as compared The second inputs of which are connected respectively to the outputs of the second and third counters, and the control inputs of the first and second comparison circuits are connected to the twelfth and thirteen outputs of the decoder, the eleventh output of the decoder is also connected to the information input of the second counter, the installation input of which is connected to the output of the second element OR, the second input of which is connected to the output of the first Comparison Scheme, the first input of the AND element and the information input of the third counter, the installation input of which is connected to the output of the first first OR gate, the first input of the flip-flop and the inverted input AND gate whose output is connected to the second input of the flip-flop. 81 whose output is connected to the first inverse input of the first element AND of the second group and the third address input of the permanent storage device, the fourth address input of which is connected to the output of the second counter, the output of the second comparison circuit is connected to the second input of the OR element, the output of the first element AND of the first group is connected with the first direct input of the first element And the second group and the first inputs of the second and fourth elements And the second group, the output of the second element And the first group is connected to the first inputs of the third and Five elements AND the second group, the output of the second element OR is connected to the second inverse input of the first element AND the second group and the second inputs of the second to fifth elements AND the second group, the first outputs of the program node are the output of the sixth element AND of the first group, the second, third, and the fourth outputs of the software node are, respectively, the outputs of the third and fourth elements And the first group and the output of the second element And the second group, the fifth and sixth outputs of the software node are respectively the outputs of the seventh element This And the second group, the seventh output are the combined codes of the fourth and fifth elements And the second group, the eighth, ninth and tenth outputs of the software node are the outputs of the eleventh, tenth and second elements And the first group, the eleventh output of the software node the output of the first element AND of the second group, and the group of control outputs of the software node are the outputs of the fifth, eighth and ninth elements AND of the first group.

Изобретение относитс  к специализированным средствам вычислительной . техники и может быть использовано при полунатурном моделировании лета-. тельных аппаратов, энергоблоков, технологических процессов и т.п. совместно с системами управлени .This invention relates to specialized computational tools. technology and can be used for semi-natural modeling of summer-. fuel cells, technological processes, etc. together with control systems.

Известны устройства предназначенные дл  полунатурного моделировани  нелинейных систем, содержащие блок реальной аппаратуры, установленной на платформе вибрационного стенда, блок моделировани , блок моделировани  обратной передаточной функции.Devices are known that are intended for semi-natural modeling of non-linear systems, comprising a block of real equipment installed on a platform of a vibrating stand, a block of modeling, a block of modeling a reverse transfer function.

атчик колебаний, сумматор, усилиель и блок усреднени , причем выод датчика колебаний соединен с вхоом блока моделировани , выход котоого соединен с входом блока модели- 5 овани  обратной передаточной функции , его выход и выход датчика колеаний через блок усреднени  соединены с входами сумматора, выход которого через усилитель соединен с вибрацион-10 ным стендом, выходы которых подсоеинены к входу блока реальной аппаратуры , а его выход соединен с входом датчика колебаний Л и 2j . :The oscillation sensor, the adder, the amplifier and the averaging unit, the output of the oscillation sensor is connected to the input of the modeling unit, the output of which is connected to the input of the modeling unit 5 of the inverse transfer function, its output and the output of the oscillation sensor are connected to the inputs of the adder through the amplifier it is connected to the vibration-10 stand, the outputs of which are connected to the input of the real equipment unit, and its output is connected to the input of the oscillation sensor L and 2j. :

Однако указанные устройства име- 15 ют невысокую надежность, обусловленную замкнутой структурой полунатурной модели, состо щей из блока моделировани  математической :части моделируемой модели, сопр женного с. ком- 20 плексом технической аппаратуры, низкую точность, обусловленную неоднократным использованием полунатурного моделировани  дл  получени  статистически устойчивых результатов 25 моделировани  большую сложность создани  полунатурной модели в св зи с необходимостью моделировани  в реальном времени.However, these devices have a low reliability due to the closed structure of the semi-natural model consisting of a mathematical modeling unit: a part of the simulated model that is conjugated with. the complex of technical equipment, low accuracy, due to the repeated use of semi-natural modeling to obtain statistically stable simulation results 25, the greater complexity of creating a semi-natural model in connection with the need for real-time modeling.

Известно также устройство, содер- зо жащее хронометр, регистр сдвига, блок управлени , арифметическологическое устройство и блок пам тиj с помощью которого возможно вычис- . ление  дер винера з .35It is also known a device containing a chronometer, a shift register, a control unit, an arithmetic unit and a memory unit with which it is possible to calculate. der der Wiener s .35

Наиболее близкой к предлагаемому  вл етс  система полунатурного моделировани  с динамическими стендами, включает в себ  имитатор воздействий, динамический стенд, на подвижной Q платформе которого установлена исследуема  реальна  аппаратура, а также решающее устройство, причем выход реальной аппаратуры подсоединен к входу решающего устройства, вы- j ход которого соединен с входами динамического стенда и имитатора воздействий, выходы которых соединены с входами реальной аппаратуры. Данна  система позвол ет воспроизводить в ,« лабораторных услови х режимы полета летательного аппарата, весьма близкие к реальным 4 .The closest to the proposed one is a full-track simulation system with dynamic stands, includes an impact simulator, a dynamic stand, on a mobile Q platform of which the real equipment under investigation is installed, as well as a solver, with the output of the real apparatus connected to the solver input, j the course of which is connected to the inputs of the dynamic stand and the simulator effects, the outputs of which are connected to the inputs of real equipment. This system allows reproducing, in laboratory conditions, flight modes of an aircraft that are very close to real 4.

Сложные динамические системы  вл ютс  обычно многоконтурными. Пору- 55 натурное моделирование такой системы осуществл етс  путём последовательного моделировани  системы с нара1циваемыми контурами управлени  Причем дл  решени  задач таких как установление источников отказов сИстемы и получение статистических характеристик системы, проводитс  МП циклов моделировани , где М - чи ло циклов моделировани  по каждому контуру управлени , п - число кон туров управлени .. Такое моделирование сопр жено со значительными материальными и временными затратами, поскольку приходитс  неоднократно привлекать динамические стенды и реальную аппаратуру. Многократное использование элемента приводит к уменьшению его ресурса, а следовательно , уменьшаетс  веро тность безотказной работы всей полунатурной модели, представл ющей последовательное соединение элементов.Complex dynamic systems are usually multi-loop. An on-site simulation of such a system is carried out by successively modeling a system with variable control loops. Moreover, for solving problems such as determining the sources of system failures and obtaining the statistical characteristics of the system, MP simulation cycles are carried out, where M is the number of simulation cycles for each control loop, n is the number of control loops. Such modeling is costly and time consuming since it is necessary to repeatedly attract dynamic stands and real equipment. Repeated use of an element leads to a decrease in its resource, and, consequently, the probability of a trouble-free operation of the entire semi-natural model, which represents a sequential combination of elements, decreases.

Поскольку полунатурное моделирование осуществл етс  по замкнутому контуру, необходимо, чтобы оно протекало в реальном масштабе времени . От реального времени зависит не только временна  последовательность решени  тех или иных задач, но и получаемые в результате данные Эффективность моделировани  в реальном времени определ етс  задеркой сообщений перед их обработкой, веро тностью потери сообщений, необходимостью подключени  дополнительных вычислительных средств. Поэтому одной из важных проблем полунатурного моделировани   вл етс  проблема оперативного управлени  вычислительным процессом в реальном времени и высокого быстродействи  вычислительных средств.Since the half-time simulation is carried out in a closed loop, it is necessary that it flow in real time. Not only the time sequence of solving certain problems depends on real time, but also the resulting data. The real-time simulation efficiency is determined by delaying the messages before processing them, the probability of losing the messages, the need to connect additional computational tools. Therefore, one of the important problems of semi-modeling is the problem of real-time control of the computational process in real-time and high-speed computational tools.

Цель изобретени  - повышение, точности моделировани  и повышение надежности системы путем введени  взаимосв занных реальных модулей по числу подсистем реальной аппаратуры .The purpose of the invention is to increase the accuracy of modeling and increase the reliability of the system by introducing interconnected real modules according to the number of subsystems of real equipment.

Поставленна  цель достигаетс  тем, что в систему полунатурного моделировани  динамических систем, содержащую реальный модуль,- включающий аналоговый генератор шума, выход которого подключен к входу динамического стенда и входу исследуемой реальной аппаратуры, кинематически св занной с динамическим стендом., и решающий блок, первый выход которого подключен к .входу аналогового генератора шума, а второй выход  вл етс  выходом реального модул , введены генератор пробных воздействий, блок оперативной пам ти, блок пам ти, блок управлени  системы, арифметическое устройство и группа реальных модулей по числу моделируемых подсистем реальной аппаратуры, а каждый реальный модуль содержит первый и второй аналого-цифровые преобразователи входы которых соединены соответственно с выходом аналогового генератора шума и выходом исследуемой реальной аппаратуры, а выходы подключены к соответствующим входам решающего блока, выход каждого реального модул  подключен к соответствующим информационным вхоцам блока управл,ени  системы и блока оперативной пам ти, выход которого соединен с первым информационным входом арифметического устройства, вьгход и второй информационный вход которого соединены соответственно с первым информационным входо и вьгходом блока пам ти, второй инфор мационный вход которого подключен к выходу генератора пробных воздействий ,а блок управлени  системой соде жит регистр, элемент И, программный узел, четыре схемы сравнени , четыре счетчика, счетчик тактов, счетчик циклов, счетчик пор дка  дер, узел формировани  адреса , объединенные установочные входы регистра, программного узла . счетчика тактов, счетчика циклов, счетчика пор дка  дер и четырех счет чиков  вл ютс  установочньтм входом блока управлени  разр дные входы регистра  вл ютс  информа--, ционными входами блока управлени  системы, а разр дные выходы регистра соединены соответственно с входам элемента И, выход которого подключен к входу запуска генератора тактовых импульсов, выход которого подключён к,тактовому входу программного узла первые входы первой, второй, третьей и четвертой схем сравнени   вл ютс  соответствующими установочными входа блока управлени  системой,выход перв схемы сравнени  соединен с первым входом счетчика циклов и обнул ющим входом счетчика тактов, выход которого подключен к первому входу узла формировани  адреса а также второму входу первой схемы сравнени ,выход счетчика циклов соединен с первым информационным входом программного узла и вторым входом второй схемы сравнени , выход которой подключен к входу счетчика пор дка  дер, выход которого соединен с вторым информационным входом программного узла и вторым входом третьей схемы сравнени , выход которой пс цключен к входу останова генератора тактовых импульсов , первый выход программного узла подключен к информационному входу счетчика тактов, второй выход программного узла соединен с вторым входом узла формировани  адреса и первыми суммирующими входами первого и второго суммирующего счетчиков,третий выход программного узла соединен с третьим входом узла формировани  адреса и вторым суммирующим входом второго счетчика, четвертый выход программного узла подключен, к входу третьего счетчика, выход которого соединен с вычитающим входом второго счетчика,п тый выход программного узла подключен к четвертому входу узла формировани  адреса и первому входу четвертого счетчика, второй вход которого соединен с шестым выходом программного узла, седьмой выход которого соединен с третьим суммирующим входом второго счетчика, второй вход первого счетчика и третий вход четвертого счетчика подключены к восьмому выходу программного узла, дев тый выход которого соединен с п тым входом узла формировани  адреса и третьим входом первого счетчика, четвертый вход которого подключен к дес тому выходу программного узла, одиннадцатый выход которого соединен с входом запуска генератора пробных воздействий , вход останова которого подключен к выходу четвертой схемы сравнени  и второму входу счетчика циклов, первый выход узла формировани  адреса и выход первого счетчика блока управлени  системой соединены, соответственно с первой группой адресных входов блока пам ти, втора  группа адресных входов которого подключена соответственно к второму выходу узла формировани  адреса и выходу второго счетчика, третий выход узла формировани  адреса и выход четвертого счетчика соединены с адресными входами блока оперативной пам ти, группа управл ющих выходов программного узла соединена соответственно с входами управлени  сложением , вычитанием и умножением арифметического устройства, а выход первого счетчика соединен с вторым входом четвертой схемы сравнени . Узел формировани  адреса содержит дешифратор, регистр, две группы регистров два элемента И и четьфе элемента ИЛИ, причем вход дешифратора  вл етс  первым входом узла формирова ни  адреса, а выходы подключе-: ны соответственно к входам регистров первой группы и первым входам регистров второй группы, выхо- ды регистров .первой группы подключены соответственно к входам первого элемента РШИ, выход которого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первым входам третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходом регистра,, выходы регистров второй группы соединены с соответствующими входами второго элемента ЮТИ вторым входом узла формировани  адре са  вл етс  вход регистра, третьим входом - второй вход второго элемента И, четвертым входом узла формиро вани  адреса  вл ютс  вторые входы регистров второй группы, а п тьм входом узла формировани  адреса  вл  етс  второй вход первого элемента И, : первьш и вторым выходами узла формировани  адреса  вл ютс  соответственно , выходы третьего и четвертого элементов ШШ, а третьим выходом -вы-, ХОД второго элемента ИЛИ. Программный узел содержит первый, второй, и третий счетчики, дешифратор , две группы элементов И, три элемента ИЛИ, посто нное запоминающее устройство, две схемы сравнени , элемент И и триггер, причем тактовьй вход первого счетчика  вл етс  такто вым входом программного узла, установочным входом которого  вл етс  установочный вход первого счетчика, соединенный с первыми входами первого и второго элементов.ИЛИ, первым и вторым информационными входами программного узла  вл ютс  соответствен но первый и второй адресные входы посто нного запоминающего устройства первьтй адресный вход которого соеди нен также с входом третьего элемента ИЛИ, разр дные выходы первого счетчи ка соединены соответственно с входам дешифратора, первый - одиннадцатьй выходы которого подключены соответственно к первым входам элементов И первой группы, вторые входы которых объединены и соединены с первым выходом посто нного запоминающего устройства , второй и третий выходы которого подключены соответственно к первым входам первой и второй схем сравнени , вторые входы которых соединены соответственно с выходами второго и третьего счетчиков, а управл ющие входы первой и второй схем сравнени  соединены с двенадцатым и тринадцатым 1 выходами дешифратора одиннадцатый выход дешифратора соединен также с информационным входом второго счетчика, установочный вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом первой схемы сравнени , первым входом элемента И и информационным входом третьего счетчика, установочный вход которого подключен к выходу первого элемента ИЛИ, первому входу триггера .и инверсному входу элемента И, выход которого соединен с вторым входом триггера, выход которого подключен к первому инверсному входу первого элемента И второй группы и третьему адресному входу посто нного запоминающего устройства , четвертый адресный вход которого соединен с выходом второго счетчика, выход второй схемы сравнени  подключен к второму входу первого элемента ИЛИ, выход первого элемента И первой группы соединен с первым пр мым входом первого элемента И второй группы и первыми входами второго и четвертого элементов И второй группы, выход второго элемента И первой группы соединен ..с первыми входами третьего и п того элементов И второй группы, выход второго элемента ИЖ подключен к второму инверсному входу первого элемента И второй группы и вторым входам второго-п того элементов , И второй группы, первым выходом программного узла  вл етс  выход шестого элемента И первой группы, вторым, третьим и четвертым выходами программного узла  вл ютс  соответст вённо выходы третьего и четвертого элементов И первой группы и выход второго элемента И второй группы. п тым и шестым выходами программного узла  вл ютс  соответ ственно выходы седьмого элемента И второй группы седьмым выходом  вл ютс  объединенны выходы четвертого и п того элементов И второй группы, восьмым, дев ты и дес тым выходами программного узла  вл ютс  соответственно выходы одиннадцатого , дес того и второго элемен тов И первой группы, одиннадцатым выходом программного узла  вл етс  выход первого элемента И второй группы,- а группой управл ющих выхо-. дов программного узла  вл ютс  выход п того, восьмого и дев того элементов И первой группы. На фиг.1 представлена блок -схема системы полунатурного моделировани  динамических систем; на фиг.2 блок-схема реального модул  на фиг.З - сумма.решающего блока; на фиг,4 - блок управлени ; на фиг.З блок формировани  начального адреса на фиг.6 - схема распределител  импульсов. Система содержит блок 1 пам ти, группу реальных модулей 2, блок 3 оперативной пам ти, блок А управлен системы, арифметический блок 5, генератор 6 пробных воздействий и выходы 7-9 блока управлени  системы, v Реальный модуль 2 содержит анало го-цифровые преобразователи 10 и 11 аналоговый генератор,12 шума, динам ческий стенд 13, исследуемую реальную аппаратуру 14 и решаюищй блок 1 причем выход аналогового генератора 12 шума соединен с входами динамического стенда 10 и реальной аппаратуры 14, второй вход которой соединен с выходами динамического стенда 13, выход реальной аппаратуры 14 подключен к входу АЦП 11, а его выход соединен с одним из входов решающего блока 15, другой вход которого соединен с выходом А1Щ 10, -первый выход решающего блока 15 соединен с входом аналогового генератора 12 шума, а второй его выход  вл етс  выходом модул  и сое динен с входом блока оперативной пам ти, 3 и входом блока 4 управлени  системы. Решающий блок 15 реализован по схеме,предложенной в з и содержит хронометр 16, управл ющий работой генератора шума блок 17 управлени  регистр 18 сдвига, арифметико-логическое устройство (АЛУ) 19 и блок 20 пам ти. Решающий блок 15 включаетс  в схему реального модул  2 следующим образом.. Выход АЦП 10 соединен с входом регистра cдвигa a выход АЦП 11 соединен с входами АЛУ 19 и блока 17 управлени . Блок 4 управлени  системы (фиг,4) содержит регистр 21, элемент И 22, генератор 23 тактовых импульсов, программный узел 24, счетчик 25 тактов узел 26 формировани  адреса, первую - четвертую схемы 27-30 сравнени , счетчик 31 циклов, первыйчетвертый счетчики 32-35 импульсов, счетчик 36 пор дка  дра, входы и выходы 37-44 узла 26 формировани  адреса установочньй вход 45 блока и установочные входы 46-49.схем сравнени . Блок 26 формировани  адреса содержит первую 50 и вторую 51 группы регистров, первый 52 и второй 53 элементы ИЛИ, первый 54 и второй 55 элементы И, регистр- 56, третий 57 и четвертый 58 элементы ИЛИ, а также дешифратор 59. . . . Распределитель 24 импульсов реализован по схеме фиг.6. Он содержит дешифратор 60 (ДШ); узел 61 блокировки , включаюпд1й в себ  первую группу элементов И 62, вторую группу элементов И 63, элемент ИЛИ 64, триггер 65, второй счетчик 66, второй элемент ИЛИ 67, вторую и первую схемы 68,69 сравнени , элемент 70, третий счетчик 71, элемент ИЛИ 72 и посто нное запоминающее устройство 73, а также первый счетчик 74. Назначение сигналов распределител  24 импульсов (РИ) приведено в табл.1, а пор док выдачи синхросигналов рас пределителем импульсов -.в табл.2. Программный узел работает следующим образом. . При подаче сигналов на 1-й (управл ющий ) вход счетчика 74 от блока 23 на выходе ДШ 60 формируетс  повтор юща с  последовательность сигналов с 1 по 13, представл ющих собой собственный цикл работы ДШ 60, из которых сигналы с 1 по 11 используютс  дл  формировани  выходных управл ющих сигналов РИ 24 /СИ1-СИ11), а сигналы с 11 по 13 - дл  управлени  элементами узла 61 блокировки. Каждый из циклов работы системы представл ет собой последовательност выполнени  m тактов. В свою очередь каждый такт представл ет собой выпол нение одного или р да собственных циклов ДШ 60 в зависимости от пор дка рассчитываемой свертки. В каждом собственном цикле ДШ 60 осуществл ет с  блокировка его сигналов с 1 по 11 При этом в тактах с второго по m -и каждого из N циклов услови  блокировки сигналов СИ 1-СИ 11 одинаковы (табл.2), . Блокировка сигналов 1-10 ДШ 60 осуществл етс  элементами И 62 и 63 в соответствии с кодом сигналом блок ровки, поступающим с первого выхода ПЗУ 73. При подаче на ПЗУ 73 кода адреса на его первом, втором и третьем выходах формируетс  потендиальньтй код числа. Код адреса - А-разр дный код, начина  со старшего разр да состо щий из кода пор дка ддра (-разр дов ), снимаемого с выхода счетчика 36, кода текущего номера цикла (гразр дов ) снимаемого с выхода счетчи ка 31 и выхода триггера 65 (1 разр д и кода текущего номера собственного цикла ДШ 60 (р разр дов),снимаемого с выхода счетчика 66. Код числа, снимаемый с первого, второго, третьего выходов ПЗУ 73- . это В-разр дный код. Начина  с мпа младшего разр да код числа сострит из кода сигналов блокировки (11 разр дов ) , снимаемого с первого выхода ПЗУ 73 и используемого дл  блокировки сигналов СИ 1 - СИ 11, кода максимального числа собственных циклов ДШ 60 в текущем такте (5 разр дов) снимаемого со второго выхода ПЗУ 73 и кода максимального числа тактов в цикле ( разр дов), снимаемого с третьего выхода ПЗУ 73. С изменением любого из разр дов кода адреса с выхода ПЗУ 73 снимаетс  новый код числа. Один из разр дов кода адреса формируетс  триггером 65, которьй находитс  в состо нии О в первом такте и.в состо нии 1 во всех ос . тальных тактах. Это вызвано тем, .что в тактах со 2-го по w-и каж , дого из циклов услови  блокировки 11 12 сигналов СИ 1 - СИ 11 одинаковы, и в то же врем  отличаютс  от условий блокировки в первом такте (табл.2). С каждым собственным циклом ДШ 60 состо ние счетчика 66 увеличиваетс  на единицу, при совпадении кода счетчика 66 с кодом на втором выходе ПЗУ 73 схема 69 сравнени  вьдает сигнал окончани  такта, обнул ющий счетчик 66 и увеличивающий состо ние счетчика 71 на единицу. При этом триггер 65 при вьтолнении 1-го такта находитс  в нуле, а при вьтолнении тактов с 2-го по гп -и в единице. С каждым тактом состо ние счетчика 71 увеличиваетс  на единицу. При совпадении кода счетчика 71 с кодом на 3-ем выходе ПЗУ 73 схема 68 сравнени  вьщает сигнал окончани  цикла , обнул ющий счетчик 71 и триггер 65. Прежде чем начать- полунатурное моделирование, динамическа  система подвергаетс  расчленению, т.е. из моделируемой системы выдел етс  изготовленна  реальна  аппаратура, образующа  реальную подсистему, оставша с  часть системы, котора  не может быть воспроизведена реально в Лабораторных услови х, описываетс  математической моделью, причем все внешние св зи между математической моделью и реальной аппаратурой разрьшаютс . Принцип работы системы заключаетс  в следующем. В реальных модул х 2 производитс  идентификаци  реальной аппаратуры с цепью определени  ее динамических характеристик, В зависимости от сложности моделируемой системы она может содержать несколько реальных подсистем, которые идентифицируютс  в несв занных реальных модул х 2, т.е. осуществл етс  независима  идентификаци  реальных подсистем. Работа каждого реального модул  происходит в следующем пор дке. В качестве тестирующего воздействи  на реальную аппаратуру, а также входного воздействи  на динамический стенд выбираетс  бельй гауссов процесс; , который вырабатываетс  генератором 12. Работой генератора 12 управл ет хронометр, включенный в решающий блок 15. - Непрерывный бельш гауссов процесс x(t). и реакци  на него реальной аппаратуры 14 преобразуетс в дискретные процессы в соответствующих АЦП 10 и 11. Результатом идентификации  вл ет с  рассчитанный набор  дер Винера, которые представл ют собой взаимоко рел ционную функцию соответствующег пор дка. Ядро первого пор дка рассчитывае с  за К циклов (к максимальное числ дискретов  дра), т.е.  дро содержит К точек. В результате расчетов по ч лу по каждому циклу определ етс  очередна  точка  дра. Дл   дра перв го пор дка каждьй цикл содержит N-К тактов (k - текущий дискрет  дра). Схема работы разрешающего блока 15 дл  расчета  дра первого пор дка имеет вид: о цикл. Расчет нулевой точки  драЬ 1такт: У(0)Х(0-0)У(0)Х(0) 2такт: У(1)Х(1-0)У(1)Х(1) NTaKT: y(N)X(N-0)y(N)X(N) 1 ЦИКЛ: Расчет первой то ки  драЬ ( 1такт: У(1)Х(1-1)У(1)Х(0) 2такт:У(2)Х(2-1)У(2)Х(1) Н-1 такт y(N)X(N-1) К цикл: Расчет К-й точки  дра h (К) 1такт:У(М-К)Х(0) 2такт: y(N-K+1)X(1) N-K такт: y(N)X(N-K) В каждом цикле расчеты всех тактов суммируютс  и умножаютс  на масштабный коэффициент Аналогично осуществл етс  расчет  д более высоких пор дков с той лишь разницей, что в зависимости от пор дка  дра количество циклов увеличиваетс . Рассчитанные значени   дер каждо пор дка записываютс  в блок 3 опера тивной пам ти. После записи последнего из рассчитываемых пор дков  де во всех разр дах регистра 21 блока 4 утгравлени  система- занимает единица . На этом первый этап моделировани  заканчиваетс  и начинаетс  второй этап полунатурного моделировани . В результате первого этапа в оперативной пам ти 3 записана матрица  дра (П на п (где m - максимальное число столбцов, равное числу реальных модулей, П - максимальное число строк, равное максимальному пор дку  дер Винера). Матрица имеет следуюпщй вид Ьщ пг На втором этапе моделировани  осуществл етс  композици  подсистем согласно структурной схеме моделируемой системы. Эта схема задаетс  очередностью пор дковых номеров реальных модулей 2, причем дл  первого реального модул  определ етс  свертка  дра с белым гауссовским процессом, а дл  последующих модулей определ етс  свертка  дра с выходным сигналом предыдущего модул . Работой управл ет блок 4 управлени  системы. Система полунатурного моделировани  позвол ет моделировать как замкнутые , так и разомкнутые динамические системы. Дл  обоих случаев второй этап моделировани  осуществл етс  зал--(Нн1) циклов (где п - максимальный пор док  дер Винера,. N - максимальный пор дковый номер дискрета). Каждый цикл состоит из № тактов (где m максимальное число реальных модулей 2). Обычно выбираетс  одно значение N , одинаковое дл  всех hi реальных модулей. Значение П также выбираетс  дл  всех реальных модулей, исход  из максимального значени  h всех .гп реальных модулей. В первом цикле осуществл етс  обработка нулевого дискретаY, (0) по всем модул м, т-, е. проводитс  свертка входного сигнала с  дром первого пор дка. В последующих циклах обрабатываютс  последующие номера дискретов также по всем реальным модул м. Начина  со второго цикла про вл ётс  отличие в моделировании замкнутых .и разомкнутых систем. Это отличие возникает только в первом такте, где осуществл етс  свертка  дра первого реального модул  с белым гауссовским процессом. Если система замкнута, то свертываетс  с разностью текущего дискрета Х(О и предьщущего дискретаУп,щ(-1) (результат fn -го такта предыдущего цикла), причем текущее значение переменной i выбираетс  с учетом значени  переменной свертываемого  дра. Это отличие сохран етс  при свертке с любым пор дком  дра. Если система разомкнута, то  дро свертываетс  только с белым , гауссовским процессом Х(1), причем текущее значение дискрета также выбираетс  с учетом значени  перемен ной свертываемого  дра. Рассмотрим подробнее очередность действий системы полунатурного моделировани  на втором этапе, причем пусть, как более; общий случай, моделируетс  динамическа  система замкнутого типа. Исходное состо ние всех счетчиков устанавливаетс  сигналом по линии 45 св зи. / Работа системы моделировани  заключаетс  в последовательном вьшолнении р да циклов под управлением программного узла 24 и блока 4 улрав лени . Нулевой цикл - запуск генератора 6 пробных воздействий, формирование входных чисел X(i).,N в виде белого дискретного гауссовского про цесса и запись их в блок 1 пам ти. Код адреса ёаписи чисел состоит из кода посто нного начального адрес формируемого регистром 56 и передаваемого через элемент ИЛИ 57, и кода переменного текущего адреса. формируемого счетчиком 32 адреса за писи чисел. Перед записью каждого очередного числа Х() в блок 1 пам  сигналом от узла 24 состо ние.счетчи ка 32 увеличиваетс  на единицу.При записи в блок 1 пам ти N -го числа X(N) происходит совпадение выходног кода счетчика 32 и N -го кода длины массива чисел, заданного в схеме 30 1 сравнени , при этом управл ющий сиг нал, ИДУ1ТИЙ с выхода схемы 30 сравнени , останавливает работу генератора 12 шума. После записи входных чисел после довательно обрабатываютс   дра всех пор дков начина  с первого, т.е. осу ществл .етс  композици  всех реаль8116 ных подсистем. Сначала вьшолн етс  | перва  группа N +1 циклов каждый по m тактов, в результате чего определ етс  свертка входного сигнала с  дром первого пор дка всех реальньк модулей. Эта свертка  вл етс  линейной частью реакции моделируемой системы. Далее выполн етс  выгора  группа циклов по определению свёртки С  дром второго пор дка, т,е. определ етс  квадратическа  реакци  моделируемой системы, и т.д. Всего выполн етс  п (N+1) циклов (где И - максимальный пор док  дер Винера всех остальных подсистем). Ниже приведенное напр жение,по сн ющие алгоритм функционирЪвани  системы полунатурального моделировани  на втором этапе дп  более общего сл:1уча , когда моделируема  замкнута  система, причем, если система разомкнута, работа осуществл етс  по такому же алгоритму, с той лишь розницей, что в первом такте каждого цикла  дра свертываютс  только с входным сигналом. Перва  группа N+1 циклов, в которой осуществл етс  свертка с  драми первого пор дка hi, U),h (К),.., ,h,n (К), (где Кмаксималъное число дискретов  дра. 1 цикл: Обработка нулевой точкиУ,(0) по всем реальным модул м :Y,,CO)iCO)(О) - дл  первого 1 такт; модул , ti2tO)) ) композици  2 такт: . первых двух реаль:ных модутакт: V,(0ll Н,5(0)(:0) - композици  первых трех реальных модулей m TaKTt,(0)hi(0)(0)- композици  модулей, нулева  точка линейной реакции модулируемой системы 2 цикл: Обработка первой точки Y., ПОвсем реальным модул м 1 такт: .,,co)x(AbY,(o)l + h,, 17 - дл  1-го модул  2 такт: Y,2W h,,(OVV,4Ub,j(Al,( композици  первых двух модулей 3 такт: . ,tO b;,tQ)X,2(A,tb,,(MY,,jCoV - композици  первых трех модулей М такт: : n,obb,(o)Y,.,(,(ov,.,(o)- композици  m модулей перва  точка линейной реакции моделируемой системы В (N+1)-M цикле определ етс  композици  модулей и определенна  точка линейной реакции моделируемой системы. На -этом заканчиваетс  опре деление массива дискретов Ч (N) ,   л ющихс  линейной реакцией моделиру мой системы. Аналогично определ ютс  квадра тична  реакци  и т.д. моделируемой системы. В исходном состо нии счетчики 74 66,71 и триггер 65 обнулены. программного узла 24 начинаетс  с момента запуска генератора 23. При этом в нулевом цикле работы устройс ва выполн етс  N собственных цикло ДШ 60, причем в первом собственном цикле ДШ 60 кодом сигналов блокиров ки разрешаетс  прохождение на выход РИ 24 сигналов СИ 1, СИ 2, СИ 3. - Сигналом СИ 1 запускаетс  генера тор 6 пробных воздействий, сигналом СИ 2 состо ние счетчика 32 увеличиваетс  на единицу и сигналом СИ 3 р решаетс  выдача кода адреса записи чийел в блок 1 пам ти по линии 8 св зи. При этом код адреса состоит в из кода начального адреса, формируе мого блоком 26, и кода текущего адреса , формируемого счетчиком 32. В собственных циклах ДШ 60 с вто рого по (М-1)-й кодом сигналов блокировки разрешаетс  выход сигналов 8118 СИ 2, СИ 3 с назначением, аналогичным первому собственному циклу ДШ 60. В N -м собственном цикле ДШ 60 распределитель 24 выдает сигналы СИ 2, СИ 3, СИ 11. Назначение сигналов СИ 2 и СИ 3 аналогично предьщущему. Сигналом СИ 11 обнул етс  счетчик 32. С каждым сигналом СИ 2 состо ние счетчика 32 увеличиваетс  на единицу. При совпадении кода счетчика 32 с кодом , заданным в схеме 30 сравнени , она срабатьшает. Сигналом с ее выхода останавливаетс  генератор 12 пробных сигналов и увеличиваетс  на единицу состо ни  счетчика 31 (из нулевого в единичное). На этом заканчиваетс  нулевой цикл и начинаетс  первый цикл дл  расчета свертки первого пор дка. В первом цикле в первом такте в , соответствии с назначением синхроимпульсов табл.1 по коду адреса, формируемому блоком 26 и счетчиком 33, из блока 1 пам ти считываетс  число X и записываетс  в АЛУ 5. Далее по коду адреса, формируемому блоком 26 и счетчиком 35, из блока 3 оперативной пам ти считываетс  значение  дра и записываетс  в АЛУ 5. Записанное число X со значением  дра и результат остаютс  в АЛУ 5 и записываютс  в блок 1 пам ти. В первом цикле в тактах с второго по m -и действи  аналогичны за исключением считывани  чисел, X, которое не производитс , так как в этих тактах перемножаетс  значение  дра с числом У (т.е. с результатом предьщущего перемножени ), наход щемс  уже в АЛУ 5. При этом с каждым тактом состо ние счетчика 25 увеличиваетс  на единицу . В конце первого цикла при совпадении кода счетчика 25 с кодомj заданным в схеме 27 сравнени , она срабатывает и состо ние счетчика 31 циклов увеличиваетс  на единицу , что соответствует началу второго цикла. Работа устройства в циклах с второго по (N-Я) аналогична работе в первом цикле с той лишь разницей, что с увеличением номера цикла увеличиваетс  число сложений, вычитаний и умножений, выполн емых в АЛУ 5. Следовательно, с увеличением номера цикла увеличиваетс  максимальное число собственных цикловThis goal is achieved by the fact that the system of semi-natural modeling of dynamic systems, containing a real module, includes an analog noise generator, the output of which is connected to the input of the dynamic stand and the input of the studied real equipment, kinematically connected with the dynamic stand. , and a decision block, the first output of which is connected to. the input of the analog noise generator, and the second output is the output of the real module, a test stimulus generator, a RAM block, a memory block, a system control block, an arithmetic unit, and a group of real modules by the number of simulated subsystems of the real equipment are entered, and each real module contains the first and second analog-to-digital converters whose inputs are connected respectively to the output of the analog noise generator and the output of the real equipment under study, and the outputs are connected to the corresponding the inputs of the decision block, the output of each real module is connected to the corresponding information inputs of the control unit of the system and the RAM, whose output is connected to the first information input of the arithmetic unit, the trigger and the second information input of which are connected respectively to the first information input of the memory block ti, the second information input of which is connected to the output of the generator of test actions, and the system control block contains the register, the AND element, the program node, and e comparator circuit, four counter clock counter, a loop counter, the counter-order nuclei forming node address register inputs the combined installation, the software unit.  a clock counter, a loop counter, an order counter of cores and four counters are set inputs of the control unit; the bit inputs of the register are the information inputs of the system control unit, and the bit outputs of the register are connected respectively to the inputs of the And element whose output connected to the trigger input of the clock generator, the output of which is connected to the clock input of the program node, the first inputs of the first, second, third and fourth comparison circuits are the corresponding installation inputs of the unit pack The system, the output of the first comparison circuit is connected to the first input of the cycle counter and the zeroing input of the cycle counter, the output of which is connected to the first input of the address generation node and the second input of the first comparison circuit, the output of the cycle counter is connected to the first information input of the program node and the second input the second comparison circuit, the output of which is connected to the counter input of the order of the core, the output of which is connected to the second information input of the program node and the second input of the third comparison circuit, the output of which is connected to the stop input of the clock generator, the first output of the program node is connected to the information input of the clock counter, the second output of the program node is connected to the second input of the node forming the address and the first summing inputs of the first and second summing counters, the third output of the program node is connected to the third input of the node generating the address and the second summing input of the second counter, the fourth output of the program node is connected to the input of the third counter, the output of which is connected to the subtracting input the second counter, the fifth output of the software node is connected to the fourth input of the address generation node and the first input of the fourth counter, the second input of which is connected to the sixth output of the software node, the seventh output of which is connected to the third summing input of the second counter, the second input of the first counter and the third input of the fourth the meter is connected to the eighth output of the software node, the ninth output of which is connected to the fifth input of the address generation node and the third input of the first counter, the fourth input of which is connected to the tenth output of the software node, the eleventh output of which is connected to the start input of the test actions generator, the stop input of which is connected to the output of the fourth comparison circuit and the second input of the cycle counter, the first output of the address generation node and the output of the first counter of the system control unit are connected respectively to the first a group of address inputs of the memory unit, the second group of address inputs of which are connected respectively to the second output of the address generation node and the output of the second counter, the third output y la and forming a fourth address counter output coupled to address inputs of RAM memory block, a group of software actuating unit outputs connected respectively to the control inputs of addition, subtraction and multiplication the arithmetic unit and the output of the first counter is connected to the second input of the fourth comparing circuit.  The address generation node contains a decoder, a register, two groups of registers two elements AND and a cell of the element OR, the input of the decoder is the first input of the node forming an address, and the outputs are connected respectively to the inputs of the registers of the first group and the first inputs of registers of the second group, register outputs. The first group is connected respectively to the inputs of the first RSH element, the output of which is connected to the first inputs of the first and second elements AND, the outputs of which are connected respectively to the first inputs of the third and fourth elements OR, the second inputs of which are connected to the register output, the outputs of the second group of registers are connected to the corresponding inputs of the second UTI element the second input of the address formation node is the register input, the third input is the second input of the second element AND, the fourth input of the address formation node is The second inputs of the registers of the second group, and the fifth input of the address formation node is the second input of the first element AND,: the first and second outputs of the address formation node are, respectively, the outputs of the third and fourth elements SH), and the third output of the second, element OR.  The software node contains the first, second, and third counters, a decoder, two groups of AND elements, three OR elements, a persistent storage device, two comparison circuits, an AND element and a trigger, with the clock input of the first counter being the clock input of the software node, the input of which is the installation input of the first counter connected to the first inputs of the first and second elements. OR, the first and second information inputs of the software node are respectively the first and second address inputs of the permanent storage device whose first address input is also connected to the input of the third element OR, the bit outputs of the first counter are connected respectively to the inputs of the decoder, the first one is eleven the outputs of which are connected respectively to the first inputs of the elements AND of the first group, the second inputs of which are combined and connected to the first output of the permanent storage device, the second and three The first outputs of which are connected respectively to the first inputs of the first and second comparison circuits, the second inputs of which are connected respectively to the outputs of the second and third counters, and the control inputs of the first and second comparison circuits are connected to the twelfth and thirteenth 1 outputs of the decoder the eleventh output of the decoder is also connected to the information the input of the second counter, the installation input of which is connected to the output of the second element OR, the second input of which is connected to the output of the first comparison circuit, the first input element and And the information input of the third counter, the installation input of which is connected to the output of the first element OR, the first input of the trigger. and the inverted input of the element And whose output is connected to the second input of the trigger, the output of which is connected to the first inverse of the first element of the second group and the third address input of the permanent storage device, the fourth address input of which is connected to the output of the second counter, the output of the second comparison circuit is connected to the second input of the first element OR, the output of the first element AND of the first group is connected to the first direct input of the first element AND of the second group and the first inputs of the second and fourth elements And second the second group, the output of the second member and the first group is coupled. . with the first inputs of the third and fifth elements AND the second group, the output of the second element IL is connected to the second inverse of the first element AND of the second group and the second inputs of the second to fifth elements, And the second group, the first output of the program node is the output of the sixth element AND The groups, the second, third and fourth outputs of the program node are, respectively, the outputs of the third and fourth elements AND of the first group and the output of the second element AND of the second group.  the fifth and sixth outputs of the software node are, respectively, the outputs of the seventh element and the second group, the seventh output are the combined outputs of the fourth and fifth elements of the second group, the eighth, ninth and tenth outputs of the software node are respectively the eleventh, tenth and and the second element AND of the first group, the eleventh output of the program node is the output of the first element AND of the second group, and the group of control outputs.  The software nodes of the node are the output of the fifth, eighth, and ninth elements AND of the first group.  FIG. 1 shows a block diagram of a system of semi-natural modeling of dynamic systems; in fig. 2 is a block diagram of the real module in FIG. H - the amount. decision block; 4, a control unit; in fig. The starting address shaping unit in FIG. 6 is a diagram of a pulse distributor.  The system contains a memory block 1, a group of real modules 2, a RAM block 3, a system control block A, an arithmetic unit 5, a generator of 6 test actions and outputs 7-9 of the system control unit, v Real module 2 contains analogue-to-digital converters 10 and 11 are an analog generator, 12 noises, a dynamic stand 13, the real equipment under study 14 and a solver unit 1 with the output of the analog noise generator 12 connected to the inputs of the dynamic stand 10 and the real equipment 14, the second input of which is connected to the outputs of the dynamic stand 1 3, the output of the real equipment 14 is connected to the input of the ADC 11, and its output is connected to one of the inputs of the decision block 15, the other input of which is connected to the output A1SCH 10, the first output of the decision block 15 is connected to the input of the analog noise generator 12, and the second one the output is the output of the module and is connected to the input of the RAM unit, 3 and the input of the system control unit 4.  The decisive unit 15 is implemented according to the scheme proposed in C and contains a chronometer 16 that controls the operation of the noise generator, the control register unit 17 of the shift register 18, the arithmetic logic unit (ALU) 19 and the memory unit 20.  Decision block 15 is included in the circuit of real module 2 as follows. .  The output of the A / D converter 10 is connected to the input of the shift register a and the output of the A / D converter 11 is connected to the inputs of the ALU 19 and the control unit 17.  The system control unit 4 (FIG. 4) contains a register 21, an element 22, a clock pulse generator 23, a software node 24, a clock counter 25, an address generation unit 26, first to fourth comparison circuits 27-30, a cycle counter 31, first fourth counters 32 -35 pulses, a counter 36 on the order of the core, inputs and outputs 37-44 of the address forming unit 26, the installation input 45 of the block and the installation inputs 46-49. comparison circuits.  The address generation unit 26 contains the first 50 and second 51 groups of registers, the first 52 and second 53 elements OR, the first 54 and second 55 elements AND, the register 56, the third 57 and fourth 58 OR elements, and the decoder 59.  .  .  .  The pulse distributor 24 is implemented according to the scheme of FIG. 6  It contains a decoder 60 (LH); interlock node 61, including the first group of elements AND 62, the second group of elements AND 63, the element OR 64, the trigger 65, the second counter 66, the second element OR 67, the second and first comparison circuit 68.69, element 70, the third counter 71 , element OR 72 and read-only memory 73, as well as the first counter 74.  The assignment of the signals of the distributor 24 pulses (RI) is given in Table. 1, and the order of issuing the sync signals by the pulse distributor is. in tab. 2  The program node works as follows.   .     When signals are sent to the 1st (control) input of counter 74 from block 23, the output of LH 60 is formed by a repeating sequence of signals 1 through 13, which are their own operating cycle of LH 60, of which signals 1 through 11 are used for generating the output control signals RI 24 / SI1-SI11), and signals 11 to 13 for controlling the elements of the block 61.  Each of the cycles of the system is a sequence of m cycles.  In turn, each tick represents the execution of one or a number of its own LH 60 cycles, depending on the order of the calculated convolution.  In each own cycle, LH 60 performs blocking of its signals from 1 to 11. At the same time, in cycles from the second to m - and each of N cycles, the blocking conditions of the signals of the SI 1-SI 11 are the same (Table 2),.  The blocking of signals 1-10 LDS 60 is carried out by And 62 and 63 elements in accordance with the code by the blocking signal received from the first output of the ROM 73.  When the address code is fed to the ROM 73, a potential number code is formed on its first, second, and third outputs.  The address code is an A-bit code, starting with the most significant bit, consisting of an order code of ddr (s), taken from the output of counter 36, a code of the current cycle number (bits) taken from the output of ka 31 and trigger output 65 (1 bit and the code of the current number of own cycle of LH 60 (p bits), taken from the output of the counter 66.  The number code taken from the first, second, third outputs of the ROM 73-.  This is a B-code.  Starting with the low-order MPA, the code of the number is rubbed from the code of the blocking signals (11 bits) taken from the first output of ROM 73 and used to block the signals of SI 1 - SI 11, the code of the maximum number of own cycles of RSh 60 in the current cycle (5 bits ) taken from the second output of the ROM 73 and the code of the maximum number of cycles in the cycle (bits) taken from the third output of the ROM 73.  With the change of any of the bits of the address code from the output of the ROM 73, a new number code is removed.  One of the bits of the address code is generated by the trigger 65, which is in the state O in the first clock and. in state 1 in all wasps.  talnyh tact.  This is caused by. that in the cycles from the 2nd to the w and each, from the cycles of the blocking conditions 11, the 12 signals of the SI 1 to the SI 11 are the same, and at the same time they are different from the conditions of the blocking in the first cycle (Table 2).  With each own cycle of LH 60, the state of counter 66 is increased by one, if the counter code 66 coincides with the code on the second output of ROM 73, circuit 69 compares the clock end signal, which flips counter 66 and increases counter state 71 by one.  At the same time, the trigger 65 at the execution of the 1st cycle is at zero, and at the execution of the cycles from the 2nd through rn-s in the unit.  With each clock cycle, the state of the counter 71 is increased by one.  When the counter code 71 coincides with the code at the 3rd output of the ROM 73, the comparison circuit 68 yields a loop termination signal, which resets the counter 71 and the trigger 65.  Before starting the semi-natural modeling, the dynamic system is subject to dismemberment, t. e.  from the simulated system, the manufactured real equipment is formed, which forms the real subsystem, the remaining part of the system, which cannot be reproduced really in the laboratory conditions, is described by the mathematical model, all external connections between the mathematical model and the real equipment are broken.  The principle of operation of the system is as follows.  In real modules 2, real equipment is identified with a circuit for determining its dynamic characteristics. Depending on the complexity of the simulated system, it may contain several real subsystems that are identified in unrelated real modules 2, tons. e.  independent identification of real subsystems is carried out.  The operation of each real module occurs in the following order.  As a testing effect on the real apparatus, as well as the input effect on the dynamic test bench, the Gaussian linen process is selected; which is generated by generator 12.  The operation of the generator 12 controls the chronometer, included in the decision block 15.  - Continuous gaussian heath process x (t).  and the response to it of real equipment 14 is converted into discrete processes in the corresponding ADC 10 and 11.  The result of the identification is a calculated set of kernels of Wiener, which are a mutually relative function of the corresponding order.  The kernel of the first order is calculated from per K cycles (to the maximum number of discrete cores), t. e.  The draw contains K points.  As a result of calculations for each cycle, the next point of the core is determined.  For the first order core, each cycle contains N – K cycles (k is the current sampling of the core).  The operation scheme of the resolution block 15 for calculating the first-order core is: o cycle.  Calculation of the zero point Duty 1 tact: Y (0) X (0-0) Y (0) X (0) 2 tact: Y (1) X (1-0) Y (1) X (1) NTaKT: y (N) X (N-0) y (N) X (N) 1 CYCLE: Calculation of the first current DSC (1 tact: Y (1) X (1-1) Y (1) X (0) 2 tact: Y (2) X (2-1) Y (2) X (1) H-1 beat y (N) X (N-1) K cycle: Calculation of the Kth key of the core h (K) 1 stroke: Y (M-K) X ( 0) 2 shots: y (N-K + 1) X (1) NK cycle: y (N) X (NK) In each cycle, the calculations of all the cycles are summed and multiplied by the scale factor. Similarly, the calculations are made for higher orders with that the only difference is that, depending on the order of the core, the number of cycles increases.  The calculated core values are each recorded in block 3 of the RAM.  After recording the last of the calculated orders, in all bits of the register 21 of the 4th embedding module, the system takes one.  At this, the first stage of modeling ends and the second stage of semi-natural modeling begins.  As a result of the first stage, the core matrix is written in RAM 3 (P on p (where m is the maximum number of columns equal to the number of real modules, P is the maximum number of rows equal to the maximum order of der Wiener).  The matrix has the following form, LSC PG At the second stage of modeling, the subsystems are combined according to the block diagram of the simulated system.  This scheme is defined by the sequence of serial numbers of real modules 2, the convolution of the core with the white Gaussian process is determined for the first real module, and for the subsequent modules the convolution of the core with the output of the previous module is determined.  The operation is controlled by the system control unit 4.  The semi-natural modeling system allows modeling both closed and open-loop dynamic systems.  For both cases, the second stage of modeling is carried out in a hall - (HN1) cycles (where n is the maximum order of the der Wiener ,.  N is the maximum discrete sequence number).  Each cycle consists of a number of cycles (where m is the maximum number of real modules 2).  Usually, one N value is chosen, the same for all hi real modules.  The value of n is also chosen for all real modules, based on the maximum value of h all. gp real modules.  In the first cycle, the processing of zero-discrete Y, (0) is carried out for all modules, m, e.  the input signal is convolved with the first order core.  In subsequent cycles, the subsequent sampling numbers are also processed for all real modules.  Starting from the second cycle, a difference appears in the modeling of closed circuits. and open systems.  This difference occurs only in the first cycle, where the core convolution of the first real module with the white Gaussian process is carried out.  If the system is closed, it is minimized with the difference of the current discrete X (O and the previous discrete Up, n (-1) (the result of the fnth cycle of the previous cycle), with the current value of the variable i chosen taking into account the value of the variable of the coiled core.  This difference is preserved when convolved with any order of a core.  If the system is open, the core is rolled up only with the white, Gaussian process X (1), and the current discrete value is also selected taking into account the value of the variable roll-up core.  Let us consider in more detail the sequence of actions of the semi-natural modeling system at the second stage, moreover, let it be as more; general case, a closed-type dynamic system is modeled.  The initial state of all the counters is established by a signal on link 45.  The operation of the modeling system consists in sequential execution of a number of cycles under the control of the program node 24 and block 4 of the system.  The zero cycle is the start of the generator 6 test actions, the formation of the input numbers X (i). , N in the form of a white discrete Gaussian process and writing them into memory block 1.  The code of the address of the number of numbers consists of the code of the constant starting address formed by the register 56 and transmitted through the element OR 57, and the code of the variable current address.  formed by the counter 32 addresses record numbers.  Before writing each successive number X () to block 1, the memory by the signal from node 24 states. the counter 32 is increased by one. When writing to the memory block 1 of the Nth number X (N), the output code of the counter 32 and the Nth code of the length of the array of numbers specified in the comparison circuit 30 1 coincide, and the control signal, PID from the output of the comparison circuit 30 , stops the operation of the generator 12 noise.  After recording the input numbers, the cores of all orders starting from the first are processed sequentially, t. e.  implemented The composition of all real subsystems.  First done | the first group of N + 1 cycles, each with m ticks, as a result of which the convolution of the input signal with the first order of all real modules is determined.  This convolution is a linear part of the response of the simulated system.  Next, the burnout group of cycles is performed by definition of the convolution With the second order core, t, e.  the quadratic response of the simulated system is determined, and so on. d.  In total, n (N + 1) cycles are performed (where AND is the maximum order of der Wiener of all other subsystems).  The following voltage, explaining the algorithm of functioning of the semi-natural modeling system in the second stage, is more general: 1, when the closed system is simulated, and, if the system is open, the work is carried out using the same algorithm, except that in the first The cycles of each cycle of the core are rolled up with the input signal only.  The first group of N + 1 cycles, in which the convolution with the first order dramas hi, U), h (K), is performed. . ,, h, n (К), (where is the maximum number of discrete cores.  1 cycle: Processing of the zero point, (0) for all real modules: Y ,, CO) iCO) (O) - for the first 1 clock cycle; module, ti2tO))) composition 2 beat:.   first two real modutak: V, (0ll Н, 5 (0) (: 0) - composition of the first three real modules m TaKTt, (0) hi (0) (0) - composition of modules, zero point of the linear response of the modulated system 2 cycle: Processing the first point Y. , In general, the real modulus m 1 cycle:. ,, co) x (AbY, (o) l + h ,, 17 - for the 1st module 2 beat: Y, 2W h ,, (OVV, 4Ub, j (Al, (the composition of the first two modules 3 beat :.  , tO b;, tQ) X, 2 (A, tb ,, (MY ,, jCoV is the composition of the first three modules of M beat: n, obb, (o) Y ,. , (, (ov ,. , (o) - moduli composition m, the first point of the linear reaction of the simulated system. In the (N + 1) -M cycle, the moduli composition and the determined point of the linear response of the simulated system are determined.  This completes the definition of the discrete array H (N), which is the linear response of the model system.  The quadratic reaction and the like are determined similarly. d.  simulated system.  In the initial state, the counters 74 66.71 and trigger 65 are reset.   software node 24 starts with the start of generator 23.  At the same time, in the zero cycle of operation of the device, N own cycles of LH 60 are performed, and in the first own cycle of LHS 60, the code of blocking signals permits passing to the RI 24 output of signals of SI 1, SI 2, SI 3.  - Signal SI 1 triggers a generator of 6 test actions, signal SI 2 increases the state of counter 32 by one, and SI signal 3 p decides to output the code for writing chiyel to memory block 1 via link 8.  In this case, the address code consists of the initial address code generated by block 26 and the current address code generated by counter 32.  In own cycles of LH 60 from the second to (M-1) -th blocking signal code, the output of 8118 SI 2, SI 3 signals is allowed with an assignment similar to the first native LH 60 cycle.  In the Nth self cycle of LH 60, the distributor 24 outputs signals of SI 2, SI 3, SI 11.  The purpose of the signals of the SI 2 and SI 3 is similar to the previous one.  The SI signal 11 zeroes the counter 32.  With each cI 2 signal, the state of counter 32 is increased by one.  If the counter code 32 coincides with the code specified in the comparison circuit 30, it coincides.  The signal from its output stops the generator 12 of the test signals and increases by one state of the counter 31 (from zero to one).  This ends the zero cycle and begins the first cycle to calculate the first order convolution.  In the first cycle in the first clock in, in accordance with the appointment of the sync pulses table. 1, by the address code generated by block 26 and counter 33, the number X is read from memory block 1 and written to ALU 5.  Next, using the address code generated by block 26 and counter 35, the core value is read from block 3 of the RAM and written to ALU 5.  The recorded number X with the value of the core and the result remains in the ALU 5 and is recorded in memory block 1.  In the first cycle, in steps from the second to m, the actions are similar except for reading numbers, X, which is not performed, since the value of the core with the number Y (t) is multiplied in these cycles. e.  with the result of the previous multiplication), already in ALU 5.  Moreover, with each clock cycle, the state of the counter 25 is increased by one.  At the end of the first cycle, if the counter code 25 coincides with the codej specified in the comparison circuit 27, it works and the state of the cycle counter 31 increases by one, which corresponds to the start of the second cycle.  The operation of the device in cycles from the second to (N – I) is similar to the work in the first cycle with the only difference that with the increase in the number of the cycle, the number of additions, subtractions and multiplications performed in ALU 5 increases.  Consequently, as the cycle number increases, the maximum number of own cycles increases.

19nineteen

ДП1 60 и мен етс  код сигналов блокировки .DP1 60 and the lock code changes.

Кроме того, в каждом цикле увеличиваетс  на единицу реверсивное состо ние счетчика 34, которое используетс  как начальное состо ние реверсивного счетчика 33, работающего на вычитание при формировании кода адреса считьшани  чисел Х,У из блока 1 пам ти.In addition, in each cycle, the reverse state of the counter 34 is increased by one, which is used as the initial state of the reversible counter 33, which operates for subtraction when generating the address code X, Y of the memory 1.

. При достижении счетчиком 31 кода максимального числа циклов срабатыв ет схема 28 сравнени  и увеличивает на единицу состо ние счетчика 36. На этом заканчиваетс  расчет свертки первого пор дка. Дл  свертки с  дром каждого пор дка реализуетс  последовательность (N+1) циклов . Работа устройства аналогична рассмотренной.. When the counter 31 reaches the maximum number of cycles, the comparison circuit 28 operates and increases the state of the counter 36 by one. This completes the calculation of the first order convolution. For convolution with the core of each order, a sequence of (N + 1) cycles is implemented. The operation of the device is similar to that considered.

Блок формировани  начального адреса запускаетс  счетчиком 25, увеличивающим свое состо ние в каждом цикле. При этом в каждом такте состо ние счетчика увеличиваетс  на единицу, а в конце цикла счетчик 25 обнул етс . С каждым новым состо нием счетчика 25 сигнал по вл ет с  на очередном по номеру выходе дешифратора 59, которьй выбирает тот или иной узел 50 начального чисел X в блоке 1 пам ти (8) Выдача кода адреса считывани  чисел 1 пам ти (9) Управление работой АЛУ 15 (операци  +1 счетчика 25 Вьщача кода адреса считывани   дер из блока 4 оперативной пам ти Управление работой АЛУ 15 (операци  Управление работой АЛУ 5 (операци  с Выдача кода адреса записи чисел У в оперативной пам тиThe initial address generation unit is triggered by a counter 25, increasing its state in each cycle. In each cycle, the state of the counter is increased by one, and at the end of the cycle, counter 25 is zeroed. With each new state of the counter 25, a signal appears on the output of the decoder 59 next in sequence, which is chosen by this or that node 50 of the initial numbers X in the memory block 1 (8) Output of the code of the reading address of the memory numbers 1 (9) operation of ALU 15 (operation +1 of the counter 25 Entering the code of the address of reading of the network from block 4 of the operational memory. Operation of the ALU 15 (operation. Management of the operation of the ALU 5 (operation with the issuance of the code of the address of writing numbers) in the operational memory

СИ11SI11

Установка исходного состо ни  счетчиковSetting the initial state of the counters

168120168120

кода адреса, с выхода которого снимаетс  начальный код адреса. Этот код проходит через элемент ИЛИ 52 и поступает или в линию 42 при записичисел Х,У в блок 1 пам ти, или в линию св зи 40 при считывании чисел Х,У. Выбор линии 42 или 43 производитс  сигналом распределител  14 импульсов, поступающим на элемент И 55 или 54.address code, the output of which is removed the initial address code. This code passes through the element OR 52 and goes either to line 42 when X, Y is writing down to memory block 1, or to communication line 40 when reading X, Y numbers. The choice of the line 42 or 43 is made by the signal of the pulse distributor 14, arriving at the element 55 and 54.

Аналогично формируетс  сигнал на линии 43 св зи. При этом разрешение на выдачу кодов из регистров 51 производитс  сигналом программногоSimilarly, a signal is formed on link 43. In this case, permission to issue codes from registers 51 is produced by a program

узла 24 по линии 44 св зи.node 24 via link 44.

Таким образом, получение характеристик реальной аппаратуры в виде набора  дер Винера за одну достаточно длинную реализацию позвол ет сократнть износ технической аппаратуры реального модул .Thus, obtaining the characteristics of real equipment in the form of a set of der Wiener for one sufficiently long implementation allows reducing the wear and tear of the technical equipment of a real module.

На последнем этапе полунатурного моделировани  сохран етс  ресурс аппаратуры реального модул , поскольку все исследовани  осуществл ютс  на математических модел х реальной аппаратуры без привлечени  технической аппаратуры реального модул . Кроме того, нет необходимости моделировать в реальном масштабе времени, что позвол ет повысить точность.At the last stage of semi-numerical simulation, the equipment life of a real module is saved, since all studies are carried out on mathematical models of real equipment without the technical equipment of a real module. In addition, there is no need to simulate in real time, which improves accuracy.

Таблица 1 У из блока вычитани ) умножени ) ложени ) блок 3 Table 1 from the subtraction unit) multiply) deposit) unit 3

Используемый сигнал распределени  импульсовUsed pulse distribution signal

СИ 6 SI 6

СИ 6 SI 6

3 СИ 7 СИ 7 6 СИ 8 СИ 8 7 СИ 10 СИ 10 8 СИ 11 СИ 113 SI 7 SI 7 6 SI 8 SI 8 7 SI 10 SI 10 8 SI 11 SI 11

9 119 11

4four

1one

СИ 6SI 6

СИ б SI b

1 СИ 7 1 SI 7

СИ 7 3 SI 7 3

СИ 8 СИ 8 5 SI 8 SI 8 5

СИ 2 6 СИ 2 SI 2 6 SI 2

СИ 4 SI 4

СИ 4 SI 4

7 СИ 7 8 СИ 77 SI 7 8 SI 7

СИ 8 SI 8

2 2

СИ 8 СИ 9 3 СИ 9 СИ 10 7 СИ 10 СИ 11 8 СИ 11SI 8 SI 9 3 SI 9 SI 10 7 SI 10 SI 11 8 SI 11

99

0 10 1

dd

33

Фиг.11

.З..З.

.2 От Ъл. 10.2 From b. ten

КбллQbll

WW

Фиг.ЗFig.Z

0тдл.110dl.11

Фиг. 5FIG. five

4242

СИ1 KffJT.6SI1 KffJT.6

К б/г. 32K b / g. 32

(риг.6(rig 6

Claims (3)

1. СИСТЕМА ПОЛУНАТУРНОГО МОДЕЛИРОВАНИЯ ДИНАМИЧЕСКИХ СИСТЕМ, содержащая реальный модуль, включающий аналоговый генератор шума, выход которого подключен к входу динамического стенда и входу исследуемой реальной аппаратуры, кинематически связанной с динамическим стендом, и решающий блок, первый выход которого подключен к входу аналогового генератора шума, а второй выход является выходом реального модуля, отличающаяся тем, что, с целью повышения точности моделирования и повышения надежности системы, она дополнительно содержит генератор пробных воздействий, блок оперативной памяти, блок памяти, блок управления системой, арифметическое устройство и группу реальных модулей по числу моделипуемых подсистем реальной аппаратуры, а каждый реальный модуль содержит первый и второй аналого-цифровые преобразователи· входы которых соединены соответственно с выходом аналогового генератора шума и выходом исследуемой реальной аппаратуры, а выходы подключены к соответствующим входам решающего блока, выход каждого реального модуля подключен к соответствующим информационным входам блока управления системы и блока оперативной памяти, выход которого соединен с первым информационным входом арифметического устройства, выход и второй информационный вход которого соединены соответственно с первым информацией- g ным входом и выходом блока памяти, второй информационный вход которого подключен к выходу генератора пробных воздействий, а блок управления системой содержит, регистр, элемент И, программный узел, четыре схемы сравнения, четыре счетчика, счетчик тактов, счетчик циклов, счетчик порядка ядер, узел формирования адреса, объединенные установочные входы регистра, программного узла, счетчика тактов, счетчика циклов, счетчика порядка ядер и четырех счетчиков являются установочным входом блока управления, разрядные входы регистра являются информационными входами блока управления системы, а разрядные выходы регистра соединены соответственнос входами элемента И, выход которого подключен к входу запуска генератора тактовых импульсов, выход которого подключен к тактовому входу программного узла, первые входы первой, второй, третьей и четвертой схем сравнения являются соответствующими установочными входами блока управления системой, выход первой схемы сравнения соединен с первым входом счетчика циклов и обнуляющим входом счетчика тактов,, выход которого подключен к первому входу узла формирования адреса, а также к второму входу первой схемы сравнения, выход счетчика циклов соединен с первым информационным входом программного узла и вторым входом второй схемы сравнения, выход которой подключен к входу счетчика порядка ядер, выход которого соединен с вторым информационным входом программного узла и вторым входом третьей схемы сравнения, выход которой подключен к входу останова генератора тактовых импульсов, первый выход программного узла подключен к информационному входу счетчика тактов, второй выход программного узла соединение вторым входом узла формирования адреса и первыми суммирующими входами первого и второго суммирующего счетчиков, третий выход программного узла соединен с третьим входом узла формирования адреса и вторым суммирующим входом второго счетчика, четвертый выход программного узла подключен к входу третьего счетчика, выход которого соединен с вычитающим входом второго счетчика, пятый выход программного узла подключен к четвертому входу узла формирования адреса и первому входу четвертого счетчика, второй вход которого соединен с шестым выходом программного узла, седьмой выход которого соединен с третьим суммирующим входом второго счетчика, второй вход первого счетчика и третий вход четвертого счетчика подключены к восьмому выходу программного узла,' девятый выход которое соединен с пятым входом узла формирования адреса и третьим входом первого счетчика, четвертый вход которого подключен к десятому выходу програм. много узла, одиннадцатый выход которого соединен с входом запуска генератора пробных воздействий,вход останова которого подключен к выходу четвертой схемы сравнения и второму входу счетчика циклов, первый выход узла формирования адреса и выход первого счетчика блока управления системой соединены соответственно с первой группой адрес ных входов блока памяти, вторая группа адресных входов которого подключена соответственно к второму выходу узла формирования адреса и выходу второго счетчика, третий выход узла формирования адреса и выход четвертого счетчика соединены с адресными входами блока оперативной памяти, группа управляющих выходов программного узла соединена соответственно с входами управления сложением, вычитанием и умножением арифметического устройства, а выход первого счетчика соединен с вторым входом четвертой схемы сравнения.1. A SYSTEM OF SEMISNATURAL MODELING OF DYNAMIC SYSTEMS, containing a real module, including an analog noise generator, the output of which is connected to the input of the dynamic stand and the input of the studied real equipment, kinematically connected to the dynamic stand, and a decision unit, the first output of which is connected to the input of the analog noise generator, and the second output is the output of a real module, characterized in that, in order to increase the accuracy of modeling and increase the reliability of the system, it additionally contains a generator robust influences, a RAM block, a memory block, a system control block, an arithmetic device and a group of real modules according to the number of simulated subsystems of real equipment, and each real module contains the first and second analog-to-digital converters whose inputs are connected respectively to the output of an analog noise generator and the output of the investigated real equipment, and the outputs are connected to the corresponding inputs of the decisive block, the output of each real module is connected to the corresponding information inputs the control unit of the system and the random access memory unit, the output of which is connected to the first information input of the arithmetic device, the output and the second information input of which are connected respectively to the first information - g input and output of the memory unit, the second information input of which is connected to the output of the test generator, and the system control unit contains, a register, an AND element, a program unit, four comparison circuits, four counters, a cycle counter, a cycle counter, a core order counter, an ad formation unit The regs, combined installation inputs of the register, program unit, clock counter, cycle counter, cores order counter and four counters are the installation input of the control unit, the bit inputs of the register are information inputs of the system control unit, and the bit outputs of the register are connected respectively to the inputs of the I element, the output of which connected to the start input of the clock generator, the output of which is connected to the clock input of the software node, the first inputs of the first, second, third and fourth circuits inputs are the corresponding installation inputs of the system control unit, the output of the first comparison circuit is connected to the first input of the cycle counter and the zeroing input of the cycle counter, the output of which is connected to the first input of the address generation unit, as well as to the second input of the first comparison circuit, the output of the cycle counter is connected to the first information input of the software node and the second input of the second comparison circuit, the output of which is connected to the input of the counter of the order of nuclei, the output of which is connected to the second information input of frame node and the second input of the third comparison circuit, the output of which is connected to the stop input of the clock generator, the first output of the software node is connected to the information input of the clock counter, the second output of the software node is connected by the second input of the address generation node and the first summing inputs of the first and second totalizing counters, the third output of the software node is connected to the third input of the address generation node and the second summing input of the second counter, the fourth output of the software node is connected to the input of the third counter, the output of which is connected to the subtracting input of the second counter, the fifth output of the software node is connected to the fourth input of the address generation node and the first input of the fourth counter, the second input of which is connected to the sixth output of the software node, the seventh output of which is connected to the third summing input of the second counter , the second input of the first counter and the third input of the fourth counter are connected to the eighth output of the software node, the ninth output which is connected to the fifth input of the address generation node and t the third input of the first counter, the fourth input of which is connected to the tenth output of the program. there are many nodes, the eleventh output of which is connected to the start input of the test actions generator, the stop input of which is connected to the output of the fourth comparison circuit and the second input of the loop counter, the first output of the address generation unit and the output of the first counter of the system control unit are connected respectively to the first group of address inputs of the block memory, the second group of address inputs of which are connected respectively to the second output of the address generation node and the output of the second counter, the third output of the address generation node and output d of the fourth counter are connected to the address input of memory block, a group of control software node connected respectively to adding-input control outputs, and subtracting the multiplication arithmetic unit, and the output of the first counter is connected to the second input of the fourth comparison circuit. 2. Система по п.1, отличающаяся тем, что узел формирования адреса содержит дешифратор, регистр, две группы регистров, два элемента И и/.четыре элемента ИЛИ, причем вход дешифратора является первым входом узла формирования адреса, а выходы подключены соответственно к входам регистров первой группы и первым- входам регистров второй группы, выходы регистров первой группы подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, выходы. которых подключены соответственно к первым входам третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходом регистра, выходы регистров второй группы соединены с соответствующими входами второго элемента ИЛИ, вторым входом узла формирования адреса является вход регистра, третьим входом узла формирования адреса является второй вход второго элемента И, четвертым входом узла формирования адреса являются вторые входы регистров второй группы, а пятым входом узла формирования адреса является второй вход первого элемента И, первым и вторым выходами узла формирования адреса являются соответственно выходы третьего и четвертого элементов ИЛИ, а третьим выходом - выход второго элемента ИЛИ.2. The system according to claim 1, characterized in that the address generation node comprises a decoder, a register, two groups of registers, two AND elements and /. Four OR elements, the decoder input being the first input of the address generation node, and the outputs are connected respectively to the inputs registers of the first group and the first inputs of the registers of the second group, the outputs of the registers of the first group are connected to the corresponding inputs of the first OR element, the output of which is connected to the first inputs of the first and second elements AND, outputs. which are connected respectively to the first inputs of the third and fourth OR elements, the second inputs of which are connected to the output of the register, the outputs of the registers of the second group are connected to the corresponding inputs of the second OR element, the second input of the address generation node is the register input, the third input of the address generation node is the second input of the second element And, the fourth input of the address generation node is the second inputs of the registers of the second group, and the fifth input of the address generation node is the second input of the first element And, the first and second output address generation unit outputs are respectively third and fourth OR elements, and third output - the output of the second OR gate. 3. Система по пп.1 и 2, о т лича ю щ а я с я тем, что программный узел содержит первый, второй •и третий счетчики, дешифратор, две группы элементов И, три элемента3. The system according to claims 1 and 2, which is distinguished by the fact that the program unit contains the first, second • and third counters, a decoder, two groups of AND elements, three elements ИЛИ, постоянное запоминающее устройство, две схемы сравнения, эле1121681 мент И и триггер.причем тактовый вход первого счетчика является тактовым входом программного узла, установочным входом которого является установочный вход первого счетчика, соединенный с первыми входами первого и второго элементов ИЛИ, первым и вторым информационными входами программного узла являются соответственно первый и второй адресные входы постоянного запоминающего устройства, первый адресный вход которого соединен также с входом третьего элемента ИЛИ, разрядные выходы первого счетчика соединены соответственно с входами дешифратора, первый - одиннадцатый'выходы которого подключены соответственно к первым входам элементов И первой группы, вторые входы которых объединены и соединены с первым выходом постоянного запоминающего устройства, второй и третий выходы которого подключены соотвётственно к первым входам первой и второй схем сравнения, вторые входы которых соединены соответственно с выходами второго и третьего счетчиков, а управляющие входы первой и второй схем сравнения соединены с двенадцатым и тринадцатым выходами дешифратора, одиннадцатый выход дешифратора соединен также с информационным входом второго счетчика, установочный вход которого подключен к выходу второго элемента ИЛИ, второй вход которого соединен с выходом первой схемы сравнения, первым входом элемента И и информационным входом третьего счетчика, установочный вход которого подключен к выходу первого элемента ИЛИ, первому входу триггера и инверсному входу элемента И, выход которого соединен с вторым входом триггера, выход которого подключен к первому инверсному входу первого элемента И второй группы и третьему адресному входу постоянного запоминающего устройства, четвертый адресный вход которого соединен с выходом второго счетчика, выход второй схемы сравнеfния подключен к второму входу элемента ИЛИ, выход первого элемента И первой группы соединен с первым прямым входом первого элемента И второй группы и первыми входами второго и четвертого элементов И второй группы, выход второго элемента И первой группы соединен с первыми входами третьего и пятого элементов И второй группы, выход второго элемента ИЛИ подключен к второму инверсному входу первого элемента И второй группы и вторым входам второго-пятого элементов И второй группы, первым выходам программного узла является выход шестого элемента И первой группы, вторым, третьим, и четвертым выходами программного узла являются соответственно выходы третьего и четвертого элементов И первой группы и выход второго элемента И второй группы, пятым и шестым выходами программного узла являются соответственно выходы седьмого элемента И второй группы, седьмым выходом являются объединенные выходы четвертого и пятого элементов И второй группы, восьмым, девятым и десятым выходами программного узла являются соответственно выходы одиннадцатого, десятого и второго элементов И первой группы, одиннадцатым выходом программного узла является выход .первого элемента И второй группы, а группой управляющих выходов программного узла являются выходы пятого, восьмого и девятого, элементов И первой группы.OR, read-only memory, two comparison circuits, AND element and trigger. Moreover, the clock input of the first counter is the clock input of the software node, the installation input of which is the installation input of the first counter connected to the first inputs of the first and second OR elements, the first and second information the inputs of the software node are respectively the first and second address inputs of the read-only memory, the first address input of which is also connected to the input of the third OR element, the nuclear outputs of the first counter are connected respectively to the inputs of the decoder, the first to eleventh whose outputs are connected respectively to the first inputs of the elements of the first group, the second inputs of which are combined and connected to the first output of the permanent storage device, the second and third outputs of which are connected respectively to the first inputs of the first and a second comparison circuit, the second inputs of which are connected respectively to the outputs of the second and third counters, and the control inputs of the first and second comparison circuits are connected with the twelfth and thirteenth outputs of the decoder, the eleventh output of the decoder is also connected to the information input of the second counter, the installation input of which is connected to the output of the second OR element, the second input of which is connected to the output of the first comparison circuit, the first input of the AND element and the information input of the third counter, the installation input which is connected to the output of the first OR element, the first input of the trigger and the inverse input of the AND element, the output of which is connected to the second input of the trigger, the output of which is connected to vomu inverse input of the first element and the second group and the third address inputs of a read only memory, a fourth address input coupled to an output of the second counter, the output of the second circuit comparison f Nia connected to the second input of the OR gate, the output of the first AND gate of the first group is connected to a first direct input the first element And the second group and the first inputs of the second and fourth elements And the second group, the output of the second element And the first group is connected to the first inputs of the third and fifth elements And the second group , the output of the second OR element is connected to the second inverse input of the first element AND of the second group and the second inputs of the second to fifth elements AND of the second group, the first outputs of the software node is the output of the sixth element AND of the first group, the second, third, and fourth outputs of the software node are respectively the outputs the third and fourth elements And the first group and the output of the second element And the second group, the fifth and sixth outputs of the software node are respectively the outputs of the seventh element And the second group, the seventh output i The combined outputs of the fourth and fifth elements of And the second group, the eighth, ninth, and tenth outputs of the software node are the outputs of the eleventh, tenth, and second elements of the First group, the eleventh output of the software node is the output of the first element And the second group, and the group of control outputs of the software node are the outputs of the fifth, eighth and ninth, elements And the first group.
SU823492651A 1982-10-01 1982-10-01 System for semi-full-scale simulating of dynamic systems SU1121681A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823492651A SU1121681A1 (en) 1982-10-01 1982-10-01 System for semi-full-scale simulating of dynamic systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823492651A SU1121681A1 (en) 1982-10-01 1982-10-01 System for semi-full-scale simulating of dynamic systems

Publications (1)

Publication Number Publication Date
SU1121681A1 true SU1121681A1 (en) 1984-10-30

Family

ID=21029537

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823492651A SU1121681A1 (en) 1982-10-01 1982-10-01 System for semi-full-scale simulating of dynamic systems

Country Status (1)

Country Link
SU (1) SU1121681A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112505568A (en) * 2020-11-11 2021-03-16 电子科技大学 Multi-stack solid oxide fuel cell system service life prediction method
RU2786280C1 (en) * 2022-07-06 2022-12-19 Акционерное общество "Машиностроительное конструкторское бюро "Факел" имени Академика П.Д. Грушина" Stand for semi-natural simulation of the movement of an aircraft with a digital control system

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свилетельство СССР №734734, кл. Г, 06 ц , 197.6. 2.Авторское спидетельстно СССР №822218, кл. G 06 Q 7/48, 1976. 3.Патент CIHA N-40S1858, кл. 364-553, опублик. 1978. 4.-Гуткин Л.С. Радиоуправление снар дами и космическими аппаратами. М., Советское радио, 1968, с.372, рис.17.8 (прототип). *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112505568A (en) * 2020-11-11 2021-03-16 电子科技大学 Multi-stack solid oxide fuel cell system service life prediction method
CN112505568B (en) * 2020-11-11 2022-03-15 电子科技大学 Multi-stack solid oxide fuel cell system service life prediction method
RU2786280C1 (en) * 2022-07-06 2022-12-19 Акционерное общество "Машиностроительное конструкторское бюро "Факел" имени Академика П.Д. Грушина" Stand for semi-natural simulation of the movement of an aircraft with a digital control system

Similar Documents

Publication Publication Date Title
Newton Techniques for the simulation of large-scale integrated circuits
US4586181A (en) Test pattern generating apparatus
US4135249A (en) Signed double precision multiplication logic
JPH04233040A (en) Simulation system for executing computer program
JPS6171499A (en) Data sampling method
SU1121681A1 (en) System for semi-full-scale simulating of dynamic systems
US5163018A (en) Digital signal processing circuit for carrying out a convolution computation using circulating coefficients
Zeman et al. A high-speed microprogrammable digital signal processor employing distributed arithmetic
RU176659U1 (en) ANALOG-DIGITAL CONVERTER
Teich et al. Performance analysis and optimization of mixed asynchronous synchronous systems
US4290051A (en) Device for reducing irrational-base codes to minimal form
SU1416979A1 (en) Device for determining the volume of sampling of monitoring parameters
GB2324625A (en) Transient analysis for analog/digital mixed circuits
Macpherson Neural network computation techniques applied to solar activity prediction
RU2174706C1 (en) Device for metering distribution density of random process probabilities
Kubiak et al. Rapid integrated-circuit reliability-simulation and its application to testing
RU2029368C1 (en) Device for simulating neurons
JP3019368B2 (en) Simulation method for analog / digital mixed circuit
Ellis et al. Automating the simulation of complex discrete-time control systems: a mathematical framework, algorithms, and a software package
SU1223227A1 (en) Device for simulating random processes
SU1755279A1 (en) Generator of multivariable random processes
SU1422196A2 (en) Device for firecasting operability of electronic apparatus
RU2042196C1 (en) Device for modeling digital circuits
RU1795442C (en) Device for information delay with testing
SU1001112A1 (en) Device for processing information of making sets of parts