Изобретение относитс к автоматике и вычислительной технике и может быть использовано в измерительных устройствах повышенной надежности. По основному авт. св. известен дублированный счетчик импульсов, содержащий входную систему сброса и п разр дов, каждый из которых содерж два триггера, четыре элемента ИЛИ, два дифференцирующих элемента и элемент НЕ, в каждом разр де инверсные выходы первого и второго триггеров соединены с первыми входами соответственно первого и второго элементов ИЛИ, вторые входы которьос соединены соответственно с П1 мыми выходами второго и первого триггеров, выходы первого и второго элементов ИЛИ соединены с входами соответственно пер вого и второго дифференцирующих элементов , выход последнего из которых соединен с первыми входами третьего и четвертого элементов ИЛИ, выходпервого дифференцирующего элемента соединен через элемент НЕ с вторыми входами третьего и четвертого элементов ИЛИ, в каждом разр де, кроме первого, тактовые входы первого и второго триггеров соединены соответственно с выходами третьего и четвертого элементов ИЛИ предьщущего разр да, тактовые входы первого и второго триггеров первого разр да соединены с входной шиной, а шина сброса соединена с входами установки в О триггеров разр дов lj , Недостатком известного дублирован ного счетчика импульсов вл етс недостаточна достоверность правильной дешифровки содержимого счетчика при устойчивых отказах триггеров. Цель изобретени - повышение достоверности дешифровки содержимого дублированного счетчика импульсов пр устойчивых отказах триггеров. Эта цель достигаетс тем, что в дублированный счетчик импульсов введены два преобразовател код - напй жение, сумматор и в каждый разр д второй элемент НЕ и два вентил , прй чем выходы первого и второго диффере цирующих элементов соединены соответственно с входами первого элемента ПК и с первыми входами третьего и четвертого элементов ИЛИ через первый и второй вентили, вход второго элемента НЕ подключен к выходу первого элемента ИЛИ, а выход к соответствующему входу первого преобразовател код - напр жение, входы второго преобразовател код напр жение соединены с выходами вторых элементов ИЛИ соответствующих разр дов, а выходы первого и второго преобразователей код - напр жение подключены к входам сумматора . На чертеже представлена блок-схема двухзар Дного дублированного счетчика импульсов. Счетчик содержит первый 1 и второй 2 разр ды, в каждом изкоторых инверсные вькоды триггеров 3 и 4 соединены с входами первого элемента ИЛИ 5, пр мые выходы триггеров 3 и 4 соединены с входами второго элемента ИЛИ 6, выходы элементов ИЛИ 5 и 6 соединены соответственно с входами первого 7 и второго 8 дифференцирующих элементов, выходы которых соединены с входами первого 9 и второго 10 вентилей. Выход первого вентил 9 через первый элемент ЬЕ 11 соединен с первьпу(и входами третьего 12 и четвертого 13 элементов ИЛИ, вторые входы которых Соединены с входом второго вентил 10. Тактовые входы тригтеров 3 и 4 разр да 2 соединены соответственно с выходами третьего 12 и четвертого 13 элементов ИЛИ разр да 1, тактовые входы триггеров 3 и 4 которого соединены с входной шиной 14. Шина 15 сброса соединена с входами установки нул триггеров 3 и 4 разр дов 1 и 2. Вход второго элемента НЕ 16 соединен с выходом первого элемента ИЛИ 5, а дыходы элементов НЕ 16 всех разр дов соединены с входами первого преобразовател 17 код - напр жение. Входы второго преобразовател 18 код - на-пр жение соединены с выходами вторых элементов ИЛИ 6 соответствующих разр дов , а выходы первого 17 и второго 18 преобразователей код - напр жение соединены с входами сумматора 19. Счетчик работает следующим образом . Перед началом работы счетчика риггеры 3 и 4 разр дов 1 и 2 устаавливаютс в нулевое состо ние сигалом по шине 15. Входные импульсы оступают на тактовые входы триггеов 3 и 4 первого разр да счетчика. сли триггеры 3 и 4 исправны, то поенциалы их единичного и нулевого выходов мен ютс с приходом каждого входного импульса. Так как оба триг гера 3 и 4 идентичны, то на выходе первого элемента ИЛИ 5 будет сигнал аналогичный сигналу нулевого выхода триггеров 3 и 4, а на выходе второг элемента ИЛИ 6 - аналогичный сигнал единичного выхода триггеров 3 и 4. Продифференцированные выходные сигналыэлементов ИЛИ 5 и 6 с выход дифференцирующих элементов 7 и 8 по ступают на входы вентилей 9 и 10, причем первый вентиль 9 пропускает только отрицательные импульсы, а второй вентиль 10 - только положительные импульсы. С выхода первого вентил 9 отрицательные импульсы поступают на вход первого элемента НЕ 11, на выходе которого получаетс последовательность положительных импульсов, аналогична последовательности положительных импульсов на выходе второго вентил 10, Положительные импульсы с выхода первого элемента НЕ 11 поступают на первые входы элементов ИЛИ 12 и 13, на вто рые входы которых поступают положительные импульсы с выхода второго вентил 10, С выходов элементов ИЛИ 12 и 13 положительные импульсы поступают на тактовые входы триггеров 3 и 4 разр да 2, Пусть в одном- из триггеров 3 и 4, например в триггере 4, произошел устойчивый отказ. Известно, что большинство отказов триггеров привод т к тому, что триггер посто нно находитс или в нулевом или в единичном состо нии и с приходом входных импульсов не мен ет своего состо ни , Пусть отказавший триггер 4 посто нно находитс в единичном состо нии, В этом случае на его единичном выходе все врем высокий потенциал, а на нулевом низкий . На выходе второго элемента ИЛИ 6 будет посто нный высокий потенциал , и на выходе дифференцир аощего элемента 8 импульсы отсутствуют . На выходе первого элемента ИЛИ 5 будет присутствовать выходной сиг нал нулевого выхода триггера 3, так как на второй вход первого элемента ИЛИ 5 будет поступать посто нно низ кий потенциал нулевого выхода триггера 4, После дифференцировани и инвертировани элементов НЕ 11 на первые входы элементов ИЛИ 12 и 13 будет поступать последовательность импульсов положительной пол рности, частота которых в два раза меньше частоты входных сигналов, поступающих на тактовые входы триггеров 3 и 4 первого разр да. Аналогичным образом счетчик работает и в том случае, когда отказавший триггер 4 посто нно находитс в нулевом состо нии . Только в этом случае высокий потенциал посто нно находитс на выходе первого элемента ИЛИ 5 и импульсы отсутствуют на выходе дифференцирующего элемента 7, а на выходе второго элемента 1ШИ 6 присутствует входной сигнал единичного выхода триггера 3, который после дифференцировани элементом 8 через вентиль 10 поступает на вторые входы элементов ИЛИ 12 и 13. Аналогично счетчик работает и при отказе триггера 3, когда триггер 4 вл етс исправным. Так же работают и последующие разр ды счетчика. В предлагаемом счетчике дешифровка его содержимого производитс двум преобразовател ми 17 и 18 код напр жение , выходные сигналы которых подаютс на входы аналогового сумматора t9, причем вес обоих входов сумматора 19 равн етс 1/2, При отсутствии отказов триггеров 3 и 4 оба преобразовател 17 и 18 вьдают одинаковые выходные сигналы, соответствующие числу импульсов, поступивших на вход счетчика. Суммарный сигнал по вл етс и на выходе сумматора 19. При отказе триггеров 3 или 4 при переходе с одного из них в посто нное нулевое состо ние выходной сигнал преобразовател 18 остаетс правильным, т.е. соответствующим числу импульсов, поступающих на вход счетчика, а выходной сигнал преобразовател 17 будет меньше правильного выходного сигнала, так как на выходе элемента НЕ 16 отказавшего разр да посто нно будет находитьс нулевой сигнал. При отказе триггеров 3 и 4 при переходе одного из них в посто нное единичное состо ние выходной сигнал преобразовател 17 остаетс правильным, т,е. соответствующим числу импульсов, поступивших на вход счетчика, а выходной сигнал преобразовател 18 будет больше правильного выходного сигнала, так как на выходе второго элемента ИЛИ 6 откаThe invention relates to automation and computing and can be used in measuring devices of increased reliability. According to the main author. St. A duplicate pulse counter is known, which contains an input reset system and n bits, each of which contains two triggers, four OR elements, two differentiating elements and an NOT element, in each discharge the inverse outputs of the first and second triggers are connected to the first inputs of the first and second, respectively the OR elements, the second inputs are connected to the P1 outputs of the second and first flip-flops, respectively; the outputs of the first and second OR elements are connected to the inputs of the first and second differentiating The elements, the output of the last of which is connected to the first inputs of the third and fourth elements OR, the output of the first differentiating element is connected through the element NOT to the second inputs of the third and fourth elements OR, in each bit except the first, the clock inputs of the first and second triggers are connected respectively to the outputs of the third and fourth elements OR of the previous bit, the clock inputs of the first and second triggers of the first bit are connected to the input bus, and the reset bus is connected to the installation inputs of the O triggers ASP rows lj, duplicated disadvantage of the known Nogo pulse counter is sufficient reliability correctly decrypt the content counter at steady failure triggers. The purpose of the invention is to increase the reliability of decrypting the contents of the duplicate pulse counter for sustained failures of triggers. This goal is achieved by the fact that two converters are entered into the duplicated pulse counter — the voltage, the adder and the second element NOT and two valves each time, than the outputs of the first and second differentiating elements are connected respectively to the inputs of the first PC element and the first the inputs of the third and fourth elements OR through the first and second valves, the input of the second element is NOT connected to the output of the first element OR, and the output to the corresponding input of the first converter code is voltage, the inputs of the second conversion ate code voltage connected to outputs of the second OR elements corresponding to bits and outputs of the first and second code converters - voltage connected to the inputs of the adder. The drawing shows the block diagram dvuhzar Dny duplicate pulse counter. The counter contains the first 1 and second 2 bits, in each of which the inverse codes of the flip-flops 3 and 4 are connected to the inputs of the first element OR 5, the direct outputs of the flip-flops 3 and 4 are connected to the inputs of the second element OR 6, the outputs of the elements OR 5 and 6 are connected with inputs of the first 7 and second 8 differentiating elements, the outputs of which are connected to the inputs of the first 9 and second 10 valves. The output of the first valve 9 is connected through the first element LU 11 to the first one (and the inputs of the third 12 and fourth 13 OR elements, the second inputs of which are connected to the input of the second valve 10. The clock inputs of the trigers 3 and 4 bits 2 are connected respectively to the outputs of the third 12 and fourth 13 elements OR bit 1, the clock inputs of the triggers 3 and 4 of which are connected to the input bus 14. The reset bus 15 is connected to the installation inputs of zero triggers 3 and 4 bits 1 and 2. The input of the second element NOT 16 is connected to the output of the first element OR 5 , and breathing elements are NOT 16 Sun The x bits are connected to the inputs of the first code 17 converter — the voltage. The inputs of the second converter 18 code — the voltage is connected to the outputs of the second element OR 6 corresponding bits, and the outputs of the first 17 and second 18 code converters are connected to the inputs adder 19. The counter works as follows: Before the counter starts operation, the riggers 3 and 4 of bits 1 and 2 are set to the zero state by a signal on the bus 15. The input pulses go to the clock inputs of the 3 and 4 triggers of the counter. If triggers 3 and 4 are good, then the potentials of their single and zero outputs change with the arrival of each input pulse. Since both triggers 3 and 4 are identical, then the output of the first element OR 5 will be a signal similar to the signal of zero output of flip-flops 3 and 4, and the output of the second element OR 6 will be the same signal of a single output of triggers 3 and 4. Differentiated output signals of the OR 5 and 6, the output of the differentiating elements 7 and 8 is stepped to the inputs of the valves 9 and 10, and the first valve 9 transmits only negative pulses, and the second valve 10 only positive pulses. From the output of the first valve 9, negative pulses are fed to the input of the first element 11, the output of which receives a sequence of positive pulses, similar to the sequence of positive pulses at the output of the second valve 10. Positive pulses from the output of the first element 11 are fed to the first inputs of the elements OR 12 and 13 , the second inputs of which receive positive pulses from the output of the second valve 10, C outputs of the elements OR 12 and 13 positive pulses arrive at the clock inputs of the 3 and 4 bit triggers 2, Suppose that in one of the triggers 3 and 4, for example in trigger 4, there was a steady failure. It is known that the majority of failures of triggers lead to the fact that the trigger is either permanently in the zero or one state and with the arrival of the input pulses does not change its state, Let the failed trigger 4 be constantly in the single state the case at its single output all the time high potential, and at zero low. At the output of the second element OR 6 there will be a constant high potential, and at the output of the differential of the other element 8 there are no pulses. At the output of the first element OR 5 there will be an output signal of zero output of trigger 3, since the low input potential of zero output of trigger 4 will be transmitted to the second input of the first element OR 5. After differentiating and inverting the elements NOT 11, the first inputs of the elements OR 12 and 13 will receive a sequence of pulses of positive polarity, the frequency of which is two times less than the frequency of the input signals to the clock inputs of the triggers 3 and 4 of the first bit. Similarly, the counter also operates when the failed trigger 4 is constantly in the zero state. Only in this case the high potential is constantly at the output of the first element OR 5 and there are no pulses at the output of the differentiating element 7, and at the output of the second element 1Sh 6 there is an input signal of the single output of trigger 3, which after differentiation by element 8 through the valve 10 enters the inputs of the elements OR 12 and 13. Similarly, the counter also works when trigger 3 fails, when trigger 4 is operational. The following counters also work. In the proposed counter, its content is decrypted by two converters 17 and 18, a voltage code whose output signals are fed to the inputs of the analog adder t9, the weight of both inputs of the adder 19 is 1/2, In the absence of failures of triggers 3 and 4 both converters 17 and 18 output the same output signals corresponding to the number of pulses received at the input of the counter. The sum signal also appears at the output of the adder 19. In case of failure of the flip-flops 3 or 4, when switching from one of them to the permanent zero state, the output signal of the converter 18 remains correct, i.e. corresponding to the number of pulses arriving at the input of the counter, and the output signal of the converter 17 will be less than the correct output signal, since the output signal of the NOT 16 element of the failed discharge will always have a zero signal. In case of failure of triggers 3 and 4 when one of them goes into a permanent unit state, the output signal of the converter 17 remains correct, i.e. corresponding to the number of pulses received at the input of the counter, and the output signal of the converter 18 will be greater than the correct output signal, since the output of the second element OR 6 is rejected