SU1111147A1

SU1111147A1 - Interface for linking two buses

Info

Publication number: SU1111147A1
Application number: SU823477937A
Authority: SU
Inventors: Ирина Порфирьевна Белякова; Михаил Антонович Утин
Original assignee: Ленинградский Научно-Исследовательский Вычислительный Центр Ан Ссср
Priority date: 1982-08-04
Filing date: 1982-08-04
Publication date: 1984-08-30

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ МАГИСТРАЛЕЙ, содержащее четьфе блока согласовани , два регистра данных, два регистра адреса векторов прерывани , блок управлени , че тыре коммутатора, две группы элементов И и два регистра слова состо ни , каждый из которых содержит два триггера разрешени прерывани и триггер готовности, первые магистральные вход-выход блока управлени через первый блок согласовани подключен двухсторонней св зью к первой магистрали, котора соединена с входом-выходом первого коммутатора с выходами первой группы элементов И и второго коммутатора, с входом второго блока согласовани , втора магистраль соединена через третий блок согласовани с вторыми магистральными входами-выходами блока управлени , а также с входом-выходом, третьего коммутатора, с выходами элементов И второй группы и четвертого коммутатора, с входами четвертого блока согласовани , выходы второго и четвертого блоков согласовани соединены соответственно с ин|формационными входами первого и вто .рого регистров данных и с первьм и вторым адресными входами блока управлени , первьй и. второй выходы прерывани которого подключены к управл ющим входам второго и четвертого коммутаторов, первые информационные входы которых св заны соответственно с выходами первого и второго регистров адреса вектора прерьшани , первый, второй и третий выходы первого коммутатора соединены соответственно с входами первого и второго триггеров разрешени прерьшани и с первым входом, первого триггера г готовности, выходы которых подключены к первому и второму входам ппеоывани и готовности блока управлени , первый, второй и третий выходы третьего ксн мутатора соединены соотв с ветственно с входами третьего, четвертого триггеров разрешени прерывани и с первым входом второго триггера готовности, выходы которых подключены к третьему и четвертому входам прерывани и к второму входу готовнбсти блока управлени , а выхо vl ды первого и второго триггеров готовности соединены соответственно с первыми входами третьего и первого коммутаторов и с вторыми входами первого и третьего коммутаторов, первый адресный выход блока управлени . соединен с управл ющими входами второго коммутатора, первого регистра данных и элементов И первой группы, второй адресный выход блока управлени соединен с управл юшрми входами третьего коммутатора, второго регист-ра данных и элементов И второй групA DEVICE FOR PAIRING TWO HIGHWAYS containing a four-block matching unit, two data registers, two interrupt vector address registers, a control unit, four switches, two groups of AND elements, and two status word registers, each of which has two interrupt enable triggers and a ready trigger. , the first trunk input / output of the control unit through the first matching unit is connected by two-way communication to the first highway, which is connected to the input-output of the first switch with the outputs of the first group And the second switch elements, with the input of the second matching unit, the second line is connected via the third matching unit with the second trunk inputs / outputs of the control unit, as well as with the input output of the third switch, with the outputs of the AND elements of the second group and the fourth switch, with inputs the fourth matching block, the outputs of the second and fourth matching blocks are connected respectively with the information inputs of the first and second data registers and with the first and second address inputs of the control block and, first and. The second interrupt outputs of which are connected to the control inputs of the second and fourth switches, the first information inputs of which are connected respectively to the outputs of the first and second registers of the vector address address, the first, second and third outputs of the first switch are connected respectively to the inputs of the first and second resolution enable triggers and with the first input, the first trigger g ready, the outputs of which are connected to the first and second inputs of the control unit and the readiness of the control unit, the first, second and third The outputs of the third switch are connected respectively to the inputs of the third, fourth interrupt enable triggers and the first input of the second ready trigger, the outputs of which are connected to the third and fourth inputs of the interrupt and the second input of the control unit, and the output of the first and second ready triggers connected, respectively, with the first inputs of the third and first switches and with the second inputs of the first and third switches, the first address output of the control unit. connected to the control inputs of the second switch, the first data register and the elements of the first group, the second address output of the control unit is connected to the control inputs of the third switch, the second data register and the elements of the second group

Description

пы, выходы регистров данных соединены соответственно с информационными входами элементов И первой и второй Групп, отличающеес тем, что, с целью повьппени быстродействи .обмена информацией между ЭВМ, в него введены два регистра режимов, два регистра адреса вектора прерьгаани , а в каждом из регистров слова состо ни введены триггеры режима, при этом входы первого триггера режима и первого регистра режима соединены с четвертьм и п тым выходами первоги коммутатора, а входы второго триггера режима и второго регистра соединены соответственно с четвертым и п тым выходами третьего коммутатора , пр мые выходы второго и первого триггеров режима регистров слова состо ни соединены соответственно с управл кицими входами третьего и четвертого регистров адреса вектораThe data register outputs are connected respectively to the information inputs of the elements of the first and second groups, characterized in that, in order to maintain the speed of information exchange between computers, two registers of modes are entered into it, two regression vector address registers the state words are entered by the mode triggers, while the inputs of the first mode trigger and the first mode register are connected to the quarter and fifth outputs of the first switch, and the inputs of the second mode trigger and the second register are connected At the fourth and fifth outputs of the third switch, the direct outputs of the second and first triggers of the status word registers are connected respectively to the control inputs of the third and fourth registers of the vector address

прерывани , с третьими входами первого и третьего коммутаторов, а инверсные выходы - с управл ющими входами первого и второго регистров адреса вектора прерывани , выходы первого и второго регистров режима соединены соответственно с четвертыми входами третьего и первого коммутаторов, вторые входы триггеров готовности соединены с упрайл ющдаш входами эле;ментов И второй и первой групп, а .третьи входы - с управл ющими входами первого и второго регистров данныхувыходы первых триггеров разрешени прерывани соединены соответстзен но с И1 ормационными входами первого и второго регистров адреса вектора прерьтани , выходы третьего и четвертого регистров адреса вектора прерыванй Соединены соответственно с информационными входа ш второго и четвертого коммутаторов.interrupts, with the third inputs of the first and third switches, and inverse outputs with the control inputs of the first and second registers of the interrupt vector address, the outputs of the first and second mode registers are connected respectively to the fourth inputs of the third and first switches, the second inputs of the ready triggers are connected to the right switch the inputs of the ele ments; the second and first groups, and the third inputs, with the control inputs of the first and second registers of the output outputs of the first interrupt enable triggers, are connected respectively 1 ormatsionnymi inputs of said first and second vector register addresses prertani, the outputs of the third and fourth interrupt vector address registers are connected respectively to input information br second and fourth switches.

Изобретение относитс к вычисли , тельной технике и может быть использовано при проектировании многомашинных вычислительных систем.The invention relates to computational techniques, and can be used in the design of multi-machine computing systems.

Известно устройство, содержащее буферный регистр, два блока св зиA device containing a buffer register, two communication units is known.

с каналом, блок Сравнени команд и блок задани режима Ol3«with the channel, the Comparison of commands block and the Ol3 mode task block

Недостатком этого устройства вл етс нейозможность его применени при проектированиимультипроцессорных систем, использующих интерфейс Обща щина.A disadvantage of this device is its inability to use it when designing multiprocessor systems using the Community interface.

Наиболее близким к предлагаемому вл етс устройство параллельного обмена, содержащее канальные перегородки , и приемники, дешифратор адреса вектора прерывани , регистр состо ни , мультиплексор данных, дешифра тор управл ющих сигналов и соответст вующие св зи ме иу ними 2 ).Closest to the present invention is a parallel exchange device comprising channel partitions and receivers, an address vector address decoder, a status register, a data multiplexer, a control signal decoder, and corresponding links 2).

Однако в известном устройстве приемник информации не может изменить состо ние регистра состо ни устройства обмена передатчика иHowever, in the known device, the information receiver cannot change the state of the register of the transmitter exchange device and

таким образом закончить дакл обмена, что приводит к существенному увеличению числа машинных команд в цикле обмена и к увеличению времени обменамthus end the exchange of the exchange, which leads to a significant increase in the number of machine commands in the exchange cycle and to an increase in the time of exchanges

Цель изобретени - повьшение бьютСодействи обмена информацией между ЭВМ.The purpose of the invention is to improve the information exchange between computers.

Поставленна цель достигаетс тем, что в устройство дл сопр жени двух магистралей, содержащее четьфе блока согласовани , два регистра данных, два регистра адреса векторов прерывани , блок управлени , четыре коммутатора, две группы элементов И и два регистра слова состо ни , каждый из которых содержит два триггера разрешений прерьтани и триггер готовности, первые магистральные вход-выход блока -управлени через первый блок согласовани подключены двухсторонней св зью к. первой магистрапи, котора соедине- на с входом-выходом первого коммутатора , с выходами первой группы элементов И и второго коммутатора, с входом второго блока согласовани , втора магистраль соединена через ретий блок согласовани с вторыми магистральными входами-выходами блока управлени , а также с входомвыходом третьего коммутатора, с выодами элементов И второй группы и етвертого коммутатора, с входами. четвертого блока согласовани , вы- ходы второго и четвертого блоков согласовани соединены соответственно с информационными входами первого и второго регистров данных и с первы и BTopbiM адресными входами блока уттравлени , первьй и второй выходы прерывани которог.о подключены к . управл ющим входам второго и четвертого коммутаторов, первые информационные входы которых св заны соответственно с выходами первого и второго регистров адреса вектора прерывани , первьй, второй и третий выходы первого коммутатора соединены соответст - венно с входами первого и второго триггеров разрешени прерывани и с первым входом первого триггера готов ности, выходы которых подключены к первенцу и второму входам прерывани и готовности блока управлени , первы второй и третий выходы третьего коммутатора соединены соответственно с третьего, четвертого триггеров разрешени прерывани и с первым входом второго триггера готовности, выходы которых подключены к третьему и четвертому входам прерывани и квторому входу готовности блока управ лени , а выходы первого и второго трисгеров готовности соединены соответственно с первыми входами третьег и первого коммутаторов и с вторыми входами первого и третьего коммутаторов , первый адресный выход блока управлени соединен с управл ющими входами второго коммутатора, первого регистра данных и элементов И первой группы, второй адресный выход блока управлени соединен с управл ющими входами третьего коммутатора, второго регистра данных и элементов И втброй группы, выходы регистров данных соединены соответственно с информационными входами элементов И первой и второй групп, введены два регистра режимов, два регистра адреса вектора прерывани , а в казкдом из регистров слова состо ни введены триггеры режима, при этом входы первого триггера режима и первого регистра режима соединены с четверты ;И п тым выходами первого коммутатора а входы второго триггера режима и второго регистЕ1а режима соединены соответственно с четвертым и п тым выходами третьего коммутатора, пр мые выходы второго и первого тригге ров резкима регистров слова состо ни 1 7соединены соответственно с управл юшими входами третьего и четвертого регистров адреса вектора прерывани , .с третьими входами первого и третьего коммутаторов, а инверсные выходы с управл ющими входами первого и второго регистров адреса вектора прерывани , выходы первого и второго регистров реткима соединены соответственно с четвертьми входами третьего и первого коммутаторов, вторые входы триггеров готовности соединены с управл ющими.входами элементов И второй и первой групп, а третьи входы - с управл ющимивходами первого и второго регистров данных, выходы первых триггеров разрешени прерь вани соединены соответственно с информационными входами первого и второго регистров адреса вектора прерывани , выходы третьего и четвертого регистров адреса вектора прерывани соединены соответственно с информационными в ходами второго и четвертого коммутатора. Нафиг. 1 приведена схема устройства; нафиг. 2-схема блока управлени . Устройство содержит блоки-1, 2, 3 и 4 согласовани , коммутаторы 5, 6 6,, 7 и 8, группы элементов И 9 и 10, регистры 11 и 12 слова состо ни , регистры 13 и 14 данных, регистры 15, 16, 17 и 18 адресоввекторов прерьшани , блок 19 управлени , регистры 20 и 21 режимов. Каждый из регистров слова сост.о ни содержит триггеры разрешени прерывани 22 и 23, готовности 24, режима 25. Блок 19 управлени имеет входы 26, 27, 28 и 29 прерывани , 30 и 31 готовности, 32 и 33 адресные, 34, 35 и 36, 37 соответственно магистральные входы и выходы управл ющих сигналов, вькоды 38 и 39 прерывани , 40 и 41 адресные, магистрали 42 и 43 Блок управлени содержит два узла обмена стандартными магистральными , сигналами, каждый из которых содержит регистр 44 прерывани , дешифратор 45 сигналов ответа, дешифратор 46 адреса. Устройство может работать в режиме прерывани с ЭВМ, подключенной, например, к магистрали 42, если ранее в программном режиме в триггер 22 или 23 была записана единица. Сигналы с выходов триггеров 22 и 23 поступают на входы регистра 44 прерывани , а после обмена стандартными S сигналами регистра 44 с магистралью 42 на втором выходе регистра 44 фор мщ уетс сигнал разрешени ввода в магистраль 42 адреса вектора преры|вани , адрес которого зависит от состо ни триггеров 22 н 23. В соответствии с выработанным адресом вектора прерывани ЭВМ выполн ет одну из программ обработки информации. При передаче информации ЭВМ-источник данных определ ет готовность устройства к приему информации, дл чего считываетс в магистраль содер жимое регистра t1. Если триггер 24 находитс в нулевом состо нии, устр .ойство готово к приёму данных с магистрали 42. После записи информа ции триггер 24 переходит в единично состо ние, которое может быть счита но со стороны магистрали 43, как один из разр дов регистра 12 слова состо ни . Считывание информации в магистраль 43 может производитьс программно (по флагу) или по прерыванию . Если в начале цикла обмена при считывании и последующем анализе слова состо ни с регистра 11 окаже с , что состо ние триггера 24 - еди ница, т.е. в регистре 23 хранитс и 7 еще не считано слово данных, то ЭВМ - источник информации занесет программньш путем в триггер 23 разрешени единицу. ЭВМ-источник выходит из подпрограммы передачи информации и продолжает выполнение прерванной на врем выполнени этой подпрограммь основной программы пользовател . Когда ЭВМ-приемник считает слово данных из регистра 13 и триггер 24 будет сброшен, возникнет прерывание. Адрес вектора прерывани соответствует нулевому состо нию триггеров 22 и 25. В программе обработки этого прерьгаани ЭВМ занесет программным путем . слово данных в регистр 13. Таким образом , повышаетс быстродействие обMeHai . Обмен мезвду ЭВМ может быть организован при помощи служебных слов, которые могут быть занесены в регистры режимов 20 и 21. Например, в них могут быть занесены начальные адреса буферных пам тей ЭВМ-приемника информации , что также повышает быстродействие обмена. Увеличение быстродействи устройств обмена многомашинной системы позвол ет псэтучить существенный экономический эффект.The goal is achieved in that a device for interfacing two highways, which contains the head of the matching unit, two data registers, two interrupt vector addresses of the interrupt vectors, a control unit, four switches, two groups of AND elements, and two status word registers, each of which contains two gates of interruption permission and a readiness trigger, the first trunk input-output of the control unit through the first matching unit are connected by a two-way communication to the first trunk line, which is connected to the input-output of the first About the switch, with the outputs of the first group of elements And and the second switch, with the input of the second matching unit, the second highway is connected through the retium block of matching with the second trunk inputs-outputs of the control unit, as well as with the output of the third switch, with the outputs of the elements of the second group and fourth switch, with inputs. the fourth matching unit, the outputs of the second and fourth matching units are connected respectively with the information inputs of the first and second data registers and with the first and BTopbiM address inputs of the pickup unit, the first and second interrupt outputs that are connected to. the control inputs of the second and fourth switches, the first information inputs of which are connected respectively to the outputs of the first and second interrupt vector address registers, the first, second and third outputs of the first switch are connected respectively to the inputs of the first and second interrupt enable triggers and the first input of the first ready trigger, the outputs of which are connected to the first and second interrupt and readiness inputs of the control unit, the first second and third outputs of the third switch are connected respectively About the third, fourth interrupt enable triggers and the first input of the second ready trigger, the outputs of which are connected to the third and fourth interrupt inputs and the second ready input of the control unit, and the outputs of the first and second readiness triggers are connected respectively to the first inputs of the third and first switches and with the second inputs of the first and third switches, the first address output of the control unit is connected to the control inputs of the second switch, the first register of data and AND elements of the first group The second address output of the control unit is connected to the control inputs of the third switch, the second data register and elements AND of the group, the outputs of the data registers are connected respectively to the information inputs of the AND elements of the first and second groups, two mode registers are entered, two interrupt vector addresses of the interrupt, and in the order from the registers, the status words are entered by the mode triggers, while the inputs of the first mode trigger and the first mode register are connected to the fourths; And the fifth outputs of the first switchboard and the inputs of the second trigger The mode and second register registers are connected to the fourth and fifth outputs of the third switch, respectively; the direct outputs of the second and first cutting registers of the state registers are connected to the control inputs of the third and fourth interrupt vector address registers, the third inputs of the first and the third switch, and the inverse outputs with the control inputs of the first and second registers of the address of the interrupt vector, the outputs of the first and second registers of the rocket are connected respectively to the fourth in The signals of the third and first switches, the second inputs of the availability triggers are connected to the control inputs of the elements of the second and first groups, and the third inputs to the control inputs of the first and second data registers, the outputs of the first resolution enable triggers are respectively connected to the information inputs of the first and second the interrupt vector address registers, the outputs of the third and fourth interrupt vector addresses of the interrupt vector are connected respectively to the information in the turns of the second and fourth switch. Nafig 1 shows a diagram of the device; see 2-scheme of the control unit. The device contains blocks 1, 2, 3 and 4 matching, switches 5, 6 6 ,, 7 and 8, groups of elements 9 and 10, registers 11 and 12 of the state word, registers 13 and 14 of the data, registers 15, 16, 17 and 18 address precursors, control block 19, registers 20 and 21 modes. Each of the status word registers contains interrupt enable triggers 22 and 23, ready 24, mode 25. The control unit 19 has interrupt inputs 26, 27, 28 and 29, 30 and 31 ready, 32 and 33 addressable, 34, 35 and 36, 37, respectively, trunk inputs and outputs of control signals, interrogation codes 38 and 39, 40 and 41 address signals, trunk lines 42 and 43 The control unit contains two standard trunk exchange signals, each of which contains an interrupt register 44, a decoder 45 response signals decoder 46 addresses. The device can operate in the interrupt mode with a computer connected, for example, to trunk 42, if a unit was previously recorded in trigger mode 22 or 23 in program mode. The signals from the outputs of the flip-flops 22 and 23 are fed to the inputs of the interrupt register 44, and after exchanging the standard S signals of the register 44 with the highway 42 at the second output of the register 44, the input permission signal into the highway 42 of the interrupt vector address, whose address depends on the state neither triggers 22 n 23. In accordance with the generated address of the interrupt vector, the computer performs one of the information processing programs. When transmitting information, the computer source of data determines the readiness of the device to receive information, for which the contents of the t1 register are read into the trunk. If trigger 24 is in the zero state, the device is ready to receive data from trunk 42. After the information is recorded, trigger 24 goes into one state, which can be counted from trunk 43, as one of the bits of the register 12 condition The information is read into the trunk 43 by software (by flag) or by interrupt. If at the beginning of the exchange cycle, when reading and then analyzing the status word from register 11, it turns out that the trigger state 24 is one, i.e. Register 23 stores and 7 has not yet read the data word, then the computer - the source of information will enter the program path into the trigger 23 of the resolution unit. The computer source exits the information transfer routine and continues to execute the user's main program interrupted during the execution of this routine. When the receiver computer reads the data word from register 13 and the trigger 24 is reset, an interrupt will occur. The address of the interrupt vector corresponds to the zero state of the triggers 22 and 25. In the program for processing this prerange, computers will be programmed. data word to register 13. Thus, the performance of MeHai is improved. Exchange of computer meshes can be organized with the help of official words that can be entered into registers of modes 20 and 21. For example, they can be entered with the initial addresses of the buffer memories of the computer-receiver of information, which also increases the speed of the exchange. Increasing the performance of multi-machine system exchange devices allows for a significant economic effect.

II

4J4J

U2.1U2.1

Claims

A device for interfacing two highways, containing four matching blocks, two data registers, two interrupt vector address registers, a control unit, four switches, two groups of AND elements and two status word registers, each of which contains two interrupt enable triggers and a ready trigger , the first trunk input-output of the control unit through the first matching unit is connected by two-way communication to the first highway, which is connected to the input-output of the first switch ^ with the outputs of the first group of cells ntov AND and of the second switch, with the input of the second matching unit, the second highway is connected through the third matching unit with the second trunk I / O of the control unit, as well as with the input-output of the third switch, with the outputs of the AND elements of the second group and the fourth switch, with inputs of the fourth matching unit, the outputs of the second and fourth matching units are connected respectively with the information inputs of the first and second data registers and with the first and second address inputs of the control unit, the first and. the second interrupt outputs of which are connected to the control inputs of the second and fourth switches, the first information inputs of which are connected respectively with the outputs of the first and second registers of the address of the interrupt vector, the first, second and third outputs of the first switch are connected respectively to the inputs of the first and second triggers for allowing interrupt and with the first input, the first readiness trigger, the outputs of which are connected to the first and second inputs of stay and readiness of the control unit, the first, second and third outputs the third switch are connected respectively to the inputs of the third, fourth interrupt enable triggers and to the first input of the second ready trigger, the outputs of which are connected to the third and fourth interrupt inputs and to the second ready input of the control unit, and the outputs of the first and second ready triggers are connected respectively to the first inputs the third and first switches and with the second inputs of the first and third switches, the first address output of the control unit is connected to the control inputs of the second switch a, the first data register and the And elements of the first group, the second address output of the control unit 'is connected to the control inputs of the third switch, the second data register and the And elements of the second body, the outputs of the data registers are connected respectively to the information inputs of the And elements of the first and second Groups, characterized in that, in order to improve the speed of information exchange between computers, two mode registers, two interrupt vector address registers are introduced into it, and mode triggers are introduced in each of the status word registers, the inputs of the first trigger of the mode and the first register of the mode are connected to the fourth and fifth outputs of the first switch, and the inputs of the second trigger of the mode and the second register of the mode are connected respectively to the fourth and fifth outputs of the third switch, the direct outputs of the second and first triggers of the regime of registers of the status word are connected respectively, with the control inputs of the third and fourth registers of the address of the interrupt vector, with the third inputs of the first and third switches, and the inverse outputs with the control inputs the first and second registers of the address of the interrupt vector, the outputs of the first and second mode registers are connected respectively to the fourth inputs of the third and first switches, the second inputs of the readiness triggers are connected to the control inputs of the elements of the second and first groups, as well. the third inputs are with the control inputs of the first and second data registers, the outputs of the first interrupt enable triggers are connected respectively to the information inputs of the first and second registers of the interrupt vector address, the outputs of the third and fourth registers of the interrupt vector address are Connected respectively with the information inputs of the second and fourth switches .