SU1104519A1

SU1104519A1 - Multichannel device for automatic control of microprocessors

Info

Publication number: SU1104519A1
Application number: SU823462697A
Authority: SU
Inventors: Юрий Николаевич Захаров; Иван Иванович Ковбанюк; Валерий Васильевич Проценко; Ярослав Васильевич Середа; Игорь Константинович Фролов
Original assignee: Предприятие П/Я Г-4710
Priority date: 1982-07-05
Filing date: 1982-07-05
Publication date: 1984-07-23

Abstract

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ МИКРОПРОЦЕССОРОВ , содержащее блок управлени и канал контрол , состо щий из селектора адреса, блока сравнени , эталонного микропроцессора, блока индикации, блока формирователей импульсов , генератора импульсов, блока пам ти и дешифратора состо ний выводов , отличающеес тем, что, с целью повьпиени производительности , в него введены N--1 каналов контрол , а в каждый канал контрол введены блок регистровой пам ти, схема сравнени , элемент ИЛИ, триггер готовности, коммутатор и селектор , причем в каждом канале контрол разр дные выходы коммутатора соединены соответственно с первым входом триггера готовности, первым входом схемы сравнени , информационньп входом блока пам ти и управл ющим входом генератора импульсов, выход которого соединен с тактовым входом блока формирователей импульсов, информационный вход которого соединен с выходом блока пам ти, а первьй и второй выходы подключены соответственно к входам контролируемого и эталонного микропроцессоров,, вьгходы которых подключены соответственно к первому и второму входам блока сравнени , выход эталонного микропроцессора соединен через блок регистродой пам ти с первым входом блока индикации, второй вход которого соединен с информационным выходом блока сравнени , выход эталонного микропроцессора соединен с вторым входом схемы сравнени , через дешифратор состо ний выводов - с разрешающим входом блока формирователей импульсов, а через селектор адреса с адресным входом блока пам ти, вы (Л С ход схемы сравнени соединен с первым входом элемента ИЛИ, выход которого соединен с вторым входом триггера готовности, выход которого соеS динен с входами готовности блока формирователей импульсов и коммутатора, выход несовпадени блока сравнени соединен с вторым входом элемента ИЛИ и через коммутатор с входом неисправ ности блока управлени , вход готовности которого соединен с соответстСП вующим в1-кодом коммутатора, входы сброса блока сравнени , блока регистсо ровой пам ти и третий вход элемента ИЛИ образуют вход сброса устройства , информационный вход коммутатора каждого канала контрол соединен с первым выходом блока управлени , второй выход которого через селектор соединен с управл ющим входом коммутатора , причем блок управлени содержит блок посто нной пам ти, регистр, группу элементов ИШ1, группу многоразр дных ключей,группу счетчиков.A MULTI-CHANNEL DEVICE FOR AUTOMATIC MONITORING OF MICROPROCESSORS, containing a control unit and a control channel consisting of an address selector, a comparator unit, a reference microprocessor, a display unit, a pulse shaper unit, a pulse generator, a memory unit, and a state decoder of outputs, a separate word generator, a pulse generator, a pulse generator, a memory unit, and a state decoder of outputs, a separate address generator, a pulse generator, a pulse generator, a memory block, and a state decoder of outputs, a separate tuner, a pulse generator, a memory block, and a state decoder of outputs, a separate pulse generator, a pulse generator, a memory block, and a state decoder of outputs, a separate pulse generator, a pulse generator, a memory block, and a state decoder in order to control the performance, N - 1 control channels are entered into it, and a register memory block, a comparison circuit, an OR element, a readiness trigger, a switch, and A vector, in each control channel, the bit outputs of the switch are connected respectively to the first input of the ready trigger, the first input of the comparison circuit, the information input of the memory unit and the control input of the pulse generator, the output of which is connected to the clock input of the pulse driver unit whose information input is connected with the output of the memory unit, and the first and second outputs, respectively, to the inputs of the monitored and reference microprocessors, whose inputs are connected respectively to The first and second inputs of the comparison unit, the output of the reference microprocessor, is connected to the first input of the display unit through the memory register with the first input of the display unit, the second input of which is connected to the information output of the comparison unit, the output of the reference microprocessor is connected to the second input of the comparison circuit. the input of the pulse shaper unit, and through the address selector with the address input of the memory unit, you (L С the course of the comparison circuit is connected to the first input of the OR element, the output of which is connected to By the open input of the ready trigger, whose output is connected to the ready inputs of the pulse shaper unit and the switch, the mismatch output of the comparison unit is connected to the second input of the OR element and through the switch to the fault input of the control unit, the ready input of which is connected to the corresponding B1-code of the switch, the reset inputs of the comparison unit, the register memory unit and the third input of the OR element form the device reset input, the information input of the switch of each control channel is connected to the first Odom control unit, the second output of which is coupled through the selector to the control input of the switch, wherein the control unit comprises a permanent memory, a register, elements ISH1 group, a multibit key counters group.

Description

1 Т.11п V рлнг)р;гф л.11ых ключей, две -11Г.м:чтов Т, дн элемеит И.ЛИ /Ц, :1 tic-r-reriTH И,генератор тактоп, счргчик адреса и дешифратор, причем (.пока посто нной пам ти через репи.тр соединен с пepвы f выходом блока управлени , а групгта адресных входов - с выходами элементов НИИ группы,входы каждого из которых соеnHneiiFii с выходами одноименнных многоразр дных ключей группы, входы которых соединены с выходами соответствующих счетчиков группы, первые и вторые входы которых соединены соответственно с выходами одноразр дных ключей группы и выходами элементов И первой группы, первые входы которых объединены и вл ютс входом неисправности блока управлени , первые входы элементов И второй группы об7зединены и вл ютс входом готовНОСТР блока управлени , вторые входы1 T.11p V rlng) p; gf l.11y keys, two -11Г.m: cht T, dn eleleit I.LI / C,: 1 tic-r-reriTH I, generator of tact, address and decoder, and (. by the fixed memory through rep.tr is connected to the first f output of the control unit, and the group of address inputs to the outputs of the elements of the research institutes of the group, the inputs of each of which are unHneiiFii with the outputs of the same-name multi-group keys, the inputs of which are connected to the outputs of the corresponding counters groups, the first and second inputs of which are connected respectively to the outputs of the one-digit keys of the group and the outputs of the elements In the first group, the first inputs of which are combined and are the fault input of the control unit, the first inputs of the elements of the second group are combined and are the ready input of the control unit, the second inputs

1 1 eleven

19nineteen

элементов Н первой и второй соединены с.соответствующими выходами дешифратора, а выходы - соответственно с входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с первым выходом генератора тактов и входом счетчика адреса, . выход которого соединен с входом дешифратора и вл етс вторым выходом блока управлени , второй и третий выходы генератора тактов соединены соответственно с управл ющим входом регистра и первыми входами одноразр дных ключей группы, вторые входы которых и вторые входы многоразр дны ключей группы соединены с выходами элементов И второй группы.elements H of the first and second are connected to the respective outputs of the decoder, and the outputs are respectively to the inputs of the first and second elements OR, the outputs of which are connected respectively to the first and second inputs of the first element AND, the output of which is connected to the first input of the second element AND, the second input and the output of which is connected respectively with the first output of the clock generator and the input of the address counter,. the output of which is connected to the input of the decoder and is the second output of the control unit, the second and third outputs of the clock generator are connected respectively to the control input of the register and the first inputs of the one-digit group keys, the second inputs of which and the second inputs of the group key multi-resolution second group.

Изобретение относитс к цифровой вычислительной технике, в частности к средствам контрол и поиска неисправности в устройствах, например в микропроцессорах.The invention relates to digital computing, in particular, to means of monitoring and troubleshooting devices, for example microprocessors.

Известно устройство, содержащее блок управлени , эталонньв1 и контролируе ( блоки, блок сравнени и бло индикации l .A device containing a control unit is known, which is standard and monitored (blocks, comparator and display unit l.

Недостатком его вл етс отсутствие возможности контрол дискретных объектов с двунаправленными шинами.The disadvantage of it is the inability to control discrete objects with bidirectional tires.

Наиболее близким изобретению по технической сущности вл етс устройство дл автоматического контрол больших интегральных схем, содержащее блок управлени и пост контрол , включающий селектор адреса, блок сравнени , эт 1лонный и контролируемый блоки, блок индикации, фор .мирователь входных сигналов, генератор , блок пам ти и дешифратор состо ни выводов эталонного блока 2.The closest to the invention in its technical nature is a device for automatic control of large integrated circuits, comprising a control unit and a control post, including an address selector, a comparison unit, electrical and controllable units, a display unit, an input signal formatter, a generator, a memory unit and a pin decoder of the reference block 2.

Недостатками известного устройства вл ютс ограниченна производительность и невысокие диагностические возможности.The disadvantages of the known device are limited performance and low diagnostic capabilities.

Цель изобретени - повьшение производительн (зсти.The purpose of the invention is an increase in productivity (w.

Поставленна цель достигаетс тем, что в многоканальное устройство дл автоматического контрол микропроцессоров , содержащее блок управлени и канал контрол , состо щий из селектора адреса, блока сравнени эталонного микропроцессора, блока индикации, блока формирователей импульсов, генератора импульсов, блока пам ти и дешифратора состо ний выводов, введены N-1 каналов контрол , а в каждый канал контрол введены блок регистровой пам ти, схема сравнени , элемент ИЛИ, триггер готовности, коммутатор и селектор, причем в каждом канале контрол разр дные выходы коммутатора соединены соответственно с первым входом триггера готовности, первьм входом схемы сравнени , информационным входом блока пам ти и управл ющим входом генератора импульсов, выход которого соединен с тактовым входом блока формирователей импульсов, информационный вход которого соединен с выходом блока пам ти, а первый и второй выходы подключены соответственно к входам контролируемого и этлонного микропроцессоров, выходы которых поцклюгены соответственно IS первому и второму входам блока сравнени , выход эталонного микропр цессора соединен через блок регистр вой пам ти с первым входом блока индикации, вторэй вход которого сое динен с информационным выходом блок сравнени , выход эталонного микропроцессора соединен с вторым входом схемы сравнени , через дешифратор состо ний выводов - с разрешающим входом блока формирователей импульсов , а через селектор адреса - с ад ресным входом блока пам ти, выход схемы сравнени соединен с первым входом элемента ИЛИ, выход которого соединен с вторым входом триггера готовности, выход которого соединен с входами готовности блока формирователей импульсов и коммутатора, вы ход несовпадени блока сравнени со динен с вторым входом элемента ИЛИ и через коммутатор с входом неиспра ности блока управлени , вход готовности которого соединен с срответст вующим выходом коммутатора, входы сброса блока сравнени , блока регис ровой пам ти и третий вход элемента ИЛИ образуют вход сброса устройства , информационный вход коммутато ра каждого канала контрол соединен с первым выходом блока управлени , второй выход которого через селектор соединен с управл ющим входом коммутатора, причем блок управлени содержит блок посто нной пам ти, регистр, группу элементов ИЛИ, груп пу многоразр дных ключей, группу счетчиков, группу одноразр дных ключей, две группы элементов И, два элемента ИЛИ, два элемента И, генератор тактов, счетчик адреса и дешифратор, причем выход блока посто нной пам ти через регистр соединен с первым выходом блока управлени , а группа адресных входов - с выходами элементов ИЛИ груп пы, входы каждого из которых соедин ны с вькодами одноименных многоразр дных ключей группы, входы которых соединены с выходами соответствующих счетчиков группы, первые и вторые входы которых соединены соответствен но с выходами одноразр дных ключей группы и выходами элементов И первой группы, первые входы которых объеди нены и вл ютс входом неисправности блока управлени , первые входы элементоп И второй группы объединены и вл ютс входом готовности блок управлени , вторые входы элементов И первойи второй групп соедт): с соответствующими выходами дешифратора , а выходы - соответственно с входами первого и второго элементов РШИ, выходы которых соединены соответственно с первым и вторым входами первого элемента Ц, выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с первым выходом генератора тактов и входом счетчика адреса, вькод которого соединен с входом дешифратора и вл етс вторым выходом блока управлени , второй и третий выходы генератора тактов соединены соответственно с управл ющим входом регистра и первыми входами одноразр дных ключей группы, вторые входы которых и вторые входы многоразр дных ключей группы соединены с выходами элементов И второй группы. На фиг. 1 изображена схема устройства; на фиг. 2 - схема блока управлени . Устройство содержит блок 1 управлени , канал 2 контрол , коммутатор 3, селектор 4, блок 5 пам ти, контролируемьпЧ микропроцессор 6, эталонный микропроцессор 7, блок 8 сравнени , блок 9 индикации, блок 10 регистровой пам ти, селектор 11 адреса , дешифратор 12 состо ни выводов , схему 13 сравнени , элемент ИЛИ 14, триггер 15 готовности, блок 16 формирователей импульсов, генератор 17, блок 18 посто нной пам ти, регистр 19, группу 20 элементов ИЛИ, элементы ИЛИ 21, группу 22 многоразр дных ключей 23, группу 24 счетчиков 25, группу 26 одноразр дных ключей 27, первую группу 28 и вторую группу 29 элементов И 30, элементы ИЛИ 31 и 32, элементы И 33 и 34, генератор 35 тактов, счетчик 36 адреса, дешифратор 37, вход 38 неисправности, вход 39 готовности. Устройство обеспечивает контроль микропроцессоров на детерминированных тестах, задаваемых в виде программно-реализуемого алгоритма с помощью тест-программы, котора хранитс в блоке 18 и по част м по мере его вьтолнени .перегружаетс в режиме пр мого доступа в блок 5. Выходные сигналы ьшкропроцессоровThis goal is achieved by the fact that a multichannel device for automatic control of microprocessors, containing a control unit and a control channel consisting of an address selector, a reference microprocessor comparison unit, a display unit, a pulse driver unit, a pulse generator, a memory unit, and a terminal state decoder , N-1 control channels are entered, and a register memory block, a comparison circuit, an OR element, a readiness trigger, a switch and a selector are entered into each control channel, and each channel has a control The switching outputs of the switch are connected respectively to the first input of the ready trigger, the first input of the comparison circuit, the information input of the memory block and the control input of the pulse generator, the output of which is connected to the clock input of the pulse driver unit, the information input of which is connected to the output of the memory block, and the first and second outputs are connected respectively to the inputs of the monitored and etalon microprocessors, the outputs of which are connected respectively to the first and second inputs of the comparison unit, The output of the reference microprocessor is connected via the register memory block to the first input of the display unit, the second input of which is connected to the information output of the comparison unit, the output of the reference microprocessor is connected to the second input of the comparison circuit, via the output condition decoder and through the address selector to the address input of the memory unit, the output of the comparison circuit is connected to the first input of the OR element, the output of which is connected to the second input of the ready trigger, the output of which It is connected to the availability inputs of the pulse driver unit and the switch, the output of the comparison unit does not match the second input of the OR element, and through the switch with the fault input of the control unit whose readiness input is connected to the corresponding output of the switch, the reset input of the reference unit, the register unit the memory and the third input of the element OR form the input of the device reset, the information input of the switch of each control channel is connected to the first output of the control unit, the second output of which through the connection selector inen with the control input of the switch, the control unit contains a block of permanent memory, a register, a group of elements OR, a group of multi-digit keys, a group of counters, a group of one-digit keys, two groups of elements AND, two elements OR, two elements AND, a clock generator, an address counter and a decoder, the output of the permanent memory unit is connected to the first output of the control unit through a register, and the group of address inputs to the outputs of the elements of the OR group, the inputs of each of which are connected to the codes of the same multi-digit keys the groups whose inputs are connected to the outputs of the corresponding group counters, the first and second inputs of which are connected respectively to the outputs of the one-bit keys of the group and the outputs of the elements AND of the first group, the first inputs of which are combined and the input of the control unit, the second inputs the groups are combined and are the ready input of the control unit, the second inputs of the elements of the first and second groups are connected: with the corresponding outputs of the decoder, and the outputs are respectively with the inputs of the first and second The RShI elements, the outputs of which are connected respectively to the first and second inputs of the first element C, the output of which is connected to the first input of the second element I, the second input and output of which are connected respectively to the first output of the clock generator and the input of the address counter, whose code is connected to the input of the decoder and is the second output of the control unit, the second and third outputs of the clock generator are connected respectively to the control input of the register and the first inputs of the one-digit keys of the group, the second inputs of which and the second The inputs of the multi-bit keys of the group are connected to the outputs of the AND elements of the second group. FIG. 1 shows a diagram of the device; in fig. 2 is a control block diagram. The device contains a control unit 1, a control channel 2, a switch 3, a selector 4, a memory block 5, a supervisory microprocessor 6, a reference microprocessor 7, a comparison block 8, an indication block 9, a register memory block 10, an address selector 11, a decoder 12 no conclusions, comparison circuit 13, element OR 14, readiness trigger 15, block 16 of pulse shapers, generator 17, block 18 of permanent memory, register 19, group 20 of elements OR, elements OR 21, group 22 of multi-digit keys 23, group 24 counters 25, a group of 26 one-bit keys 27, the first group Pu 28 and the second group of 29 elements And 30, elements OR 31 and 32, elements And 33 and 34, a generator of 35 cycles, an address counter 36, a decoder 37, fault input 38, readiness input 39. The device provides microprocessor control on deterministic tests, specified as a software-implemented algorithm using a test program, which is stored in block 18 and in parts as it is executed. It is reloaded in direct access mode to block 5. Output signals of microprocessors

поступают в блок 8 сравнени , оценивающего правильность функционировани контролируемого микропроцессора в каждом канале контрол .arrive at comparison unit 8, evaluating the correct functioning of the controlled microprocessor in each control channel.

Устройство работает следующим образом .The device works as follows.

Импульсы генератора 35 через элемент ЗА поступают.на тактовый вход счетчика 36, выходные сигналы которого сканируют селекторы 4 каждого, канала контрол . При определенной ло гжгеской комбинации на входе срабатывает селектор 4, и коммутатор 3 переходит в состо ние, при котором устанавливаетс пр ма св зь между соответствующими разр дами регистра 1 9 и информационным входом блока 5, первым информационным входом схемы 13 сравнени , входом триггера 15, Входом блока 8 и входом неисправности 38 и выходом триггера 15 и входом 39 готовности.The pulses of the generator 35 through the element FOR are received. To the clock input of the counter 36, the output signals of which scan the selectors 4 of each, the control channel. With a certain soft combination, the selector 4 is activated at the input, and the switch 3 enters a state in which a direct connection is established between the corresponding register bits 1 9 and the information input of the block 5, the first information input of the comparison circuit 13, the trigger input 15, The input unit 8 and the input fault 38 and the output of the trigger 15 and the input 39 ready.

На входах 38 и 39 возможны четьфе комбинации Исправно-готово,Нейсправно-готово ,Исправно-не готово Неисправно-не готово.On inputs 38 and 39, the combinations of Chip are possible Ready-ready, Off-right, Ready-not ready Faulty-not ready.

В первом случае счетчик 36 фиксирует свое состо ние на опрашиваемом канале контрол , и происходит процес контрол соответствующего микропроцессора .In the first case, the counter 36 fixes its state on the polled control channel, and the control process of the corresponding microprocessor takes place.

В трех других случа х счетчик 36 переходит к опросу следующего канала 2 контрол . Если при опросе канала контрол обнаружена неисправность то сигнал на выходе соответствующего элемента И 30 сбрасывае соответствующий счетчик 25 в исходное состо ние .In three other cases, the counter 36 proceeds to polling the next channel 2 control. If a fault is detected during the polling of the control channel, then the signal at the output of the corresponding element I 30 resets the corresponding counter 25 to the initial state.

Логическое несравнение информации на выходах контролируемого и эталонного микропроцессоров фиксируетс блоком 8 сравнени , информаци с котоLogical incomparison of information at the outputs of the monitored and reference microprocessors is fixed by the comparison unit 8, the information with which

рого поступает в блок 9 индикдпии и на вход элемента НИИ 14, а также через коммутатор 3 на вход 38 неисправности блока 1. При этом триггер готовности устанавливаетс в состо ние Готово, останавлива работу микропроцессоров.It enters the block 9 of the indicia and the input of the element of the SRI 14, as well as through the switch 3 to the input 38 of the malfunction of block 1. At this, the readiness trigger is set to the Ready state, stopping the microprocessors.

В процессе работы канала контрол в блок 10 периодически записываютс коды операций выполн емых команд, поэтому при обнаружении несравнени фиксируетс и индицируетс блоком 9 команда, вызвавша по вление ошибки.During the operation of the control channel, in block 10, the operation codes of the executed commands are periodically recorded, therefore, when an incomparison is detected, the command is recorded and indicated by block 9, causing an error.

Дешифратор 12 в каждом такте контрол вы вл ет те выводы, которые вл ютс источниками и блокирует соответствующие выходы формировател 16 (переводит их в высокоимпедансное состо ние), чем исключаетс шунтирование двунаправленных: выводов микропроцессоров, когда они работают как источники.The decoder 12 in each control cycle detects those pins that are the sources and blocks the corresponding outputs of the shaper 16 (translates them into a high-impedance state), which eliminates bi-directional shunting: microprocessor pins when they work as sources.

Вьшолнение тест-программы заканчиваетс либо при обнаружении несовпадени выходных сигналов микропроцессоров блоком 8 сравнени , либо после вьшолнени последнего фрагмента , последней командой которого вл етс команда останова. The execution of the test program ends either when a mismatch of the output signals of the microprocessors is detected by the comparison unit 8, or after the execution of the last fragment, the last command of which is the stop command.

После подключени к 2 контрол нового контролируемого микропроцессора оператор формирует сигнал сброса, по которому в исходное состо ние сбрасываютс блоки регистровой пам ти 10 и сравнени 8, триггер 15 устанавливаетс в состо ние Готово, т.е. при опросе канала контрол на его входах 38 и 39 будет действовать комбинаци сигналов Исправно-готово т.е. произойдет программирование и 3 пуск первого фрагмента и т.д.After connecting to the 2 controls of the newly controlled microprocessor, the operator generates a reset signal, by which the blocks of the register memory 10 and comparison 8 are reset to the initial state, the trigger 15 is set to the Ready state, i.e. when polling the control channel, its signals 38 and 39 will act as a combination of signals. Programming and 3 start-up of the first fragment will occur, etc.

Изобретение позвол ет повысить производительность устройства контрол .The invention improves the performance of the control device.

8eight

10ten

f If I

1212

17 Ж17 F

..

/ /

( (

СбросReset

UrrbUrrb

У Have

ii

фиг. 2FIG. 2

Claims

A MULTI-CHANNEL DEVICE FOR AUTOMATIC CONTROL OF MICROPROCESSORS, containing a control unit and a control channel, consisting of an address selector, a comparison unit, a reference microprocessor, an indication unit, a pulse shaper unit, a pulse generator, a pulse generator, a memory unit and a terminal state decoder, characterized in that, in order to increase the output state performance, N-1 control channels are introduced into it, and a register memory block, a comparison circuit, an OR element, a readiness trigger, a switch and a selector, are entered into each control channel, why in each control channel the bit outputs of the switch are connected respectively to the first input of the ready trigger, the first input of the comparison circuit, the information input of the memory block and the control input of the pulse generator, the output of which is connected to the clock input of the block of pulse shapers, the information input of which is connected to the output of the memory block, and the first and second outputs are connected respectively to the inputs of the monitored and reference microprocessors, the outputs of which are connected respectively to the first and second moves of the comparison unit, the output of the reference microprocessor is connected through the register memory block to the first input of the display unit, the second input of which is connected to the information output of the comparison unit, the output of the reference microprocessor is connected to the second input of the comparison circuit, through the output state decoder - with the enable input of the pulse shaper unit, and through the address selector with the address input of the memory block, the output of the comparison circuit is connected to the first input of the OR element, the output of which is connected to the second input of the trigger a tee whose output is connected to the readiness inputs of the pulse shaper unit and the switch, the mismatch output of the comparison unit is connected to the second input of the OR element and through the switch to the malfunction input of the control unit, the readiness input of which is connected to the corresponding output of the switch, the reset inputs of the comparison unit, block register memory and the third input of the OR element form the reset input of the device, the information input of the switch of each control channel is connected to the first output of the control unit, the second output of which about through a selector connected to the control input of the switch, and the control unit contains a read-only memory block, a register, a group of OR elements, a group of multi-digit keys, a group of counters

0451, I'vnii? discharged keys, the bottom of the cement is AND, two elements OR the element And, a clock generator, address counter and decoder, and the output of the permanent memory block through the register connected to the first output · of the control unit, and the group of address inputs with the outputs of the elements OR groups, the inputs of each of which are connected to the outputs of the same multi-bit group keys, the inputs of which are connected to the outputs of the corresponding group meters, the first and second inputs of which are connected respectively to the outputs of the single-bit group keys and outputs elements of the first group, the first inputs of which are combined and are the input to the malfunction of the control unit, the first inputs of the elements of the second group are combined and are the readiness input of the control unit, the second inputs of the elements of the first and second groups are connected to the corresponding outputs of the decoder, and the outputs, respectively, the inputs of the first and second elements OR, the outputs of which are connected respectively to the first and second inputs of the first element And, the output of which is connected to the first input of the second element And, the second input and output to are connected respectively to the first output of the clock generator and the input of the address counter, the output of which is connected to the decoder input and is the second output of the control unit, the second and third outputs of the clock generator are connected respectively to the control input of the register and the first inputs of single-bit keys of the group, the second inputs of which the second inputs of the multi-bit keys of the group are connected to the outputs of the AND elements of the second group.