SU1097995A1 - Преобразователь двоичного кода в двоично-дес тичный код - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД, содержащий двоичный сумматор, первые входы которого соединены со входами преобразовател , кроме входа младшего разр да, который  вл етс  выходом младшего разр да преобразовател , отличающийс  тем, что, с целью повьшени  быстродействи  преобразовател , ев него введен блок коррекции, содержащий группу дешифраторов дес тков и группу элементов ИЛИ, причем входы дешифраторов дес тков соединены со входами блока коррекции в соответствии с весами разр дов, выходы элементов ИЛИ группы соединены с выходами блока коррекции , выход i-го ( i 1-9) дешифратора дес тков группы соединены со входами х( ) элементов ИЛИ группы, дл  которых ( j-е разр ды двоичного кода числа 6 имеют единичные значени , выход k -го дешифратора дес тков группы ( k 10-99) соединен со входами 6-х элементов ИЛИ группы (t 1 ), дл  которых

Description

Изобретение относитс  к автомати ке и вычислительной технике и предназначено дл  преобразовани  кодов чисел в вычислительных системах. Известен преобразователь двоичного кода в дес тичный, содержащий регистр двоичного числа, шифраторы двоичных эквивалентов, сумматоры, блоки вьйелени  старшей единицы, группы элементов И, группы злементов ИЛИ, выходные регистры f1J. Недостатком этого преобразовател  вл етс  низкое быстродействие, так как в нем о существл етс  покаскадно преобразование двоичного числа, при этом в каждом каскаде преобразовани дл  сотен, дес тков и единиц исполь зуютс  операции суммировани , выделени  старшей единицы и определени  остатка. Така  каскадность преобразовани  приводит к значительной потере времени и довольно сильно снижает быстродействие преобразовател  Наиболее близким к предлагаемому по технической сущности  вл етс  преобразователь двоичного кода в дв ично-дес тичньй код, содержащий дво ичньй сумматор, входы которого подключены ко входам преобразовател , выходы двоичного сумматора подключе ны ко входам блоков сокращени  числа , выходы которых соединены с блоками вычитани  и с двоично-дес тичными сумматорами данного дес тичног разр да, выходы блоков вычитани  подключены ко входам двоично-дес ти ного сумматора данного дес тичного разр да и ко входам блока сокращени  последующего старшего дес тичного разр да, выходы двоично-дес тичных сумматоров подключены к выхо дам преобразовател  2. В известном преобразователе двои ного кода в двоично-дес тичный код используетс  комбинационна  (статическа ) схема. Дл  каждого дес тичного разр да предусмотрен отдельный каскад преобразовани . Каждый каскад преобразовател  содержит блок сокращени  числа, в котором производитс  сокращение суммы, получаемой в двоичном сумматоре до величины не больше, чем заданна  (V) (в известном преобразователе V 29 блок вычитани  из выходной величины блока сокращени  числа, кратного 10, с тем, чтобы получить величину между О и 9. Недостаток этого преобразовател  заключаетс  в том, что в нем сначала осуществл етс  прием и суммирование весовых величин двоичного числа в двоичном сумматоре, затем последовательно дл  К80КЯОГО дес тичного разр да производитс  сокращение суммы до величины не большей, чем заданна  (V), вычитание из этой величины чисел, кратных 10, с последующим переносом сигналов переноса в последующий старший дес тичньй разр д . Каскадность преобразовани  и наличие цепей переноса как между блоками внутри каскадов, так и между каскадами приводит к увеличению времени преобразовани  и к снижению быстродействи  преобразовател . Целью изобретени   вл етс  повышение быстродействи  преобразовател . Поставленна  цель достигаетс  тем, что в преобразователь двоичного кода в двоично-дес тичный код, содержащий двоичньш сумматор, первые входы которого соединены со входами преобразовател , кроме входа младшего разр да, который  вл етс  выходом младшего разр да преобразовател , введен блок коррекции, содержащий группу дешифраторов дес тков и группу элементов ИЛИ, причем входы дешифраторов дес тков соединены со входами блока коррекции в соответствии с весами разр дов, выходы элементов ИЛИ группы соединены с выходами блока коррекции, выход i-ro ( 1 1 - 9) дешифратора дес тков группы соединен с входами J -х ( i 1 - 5) элементов ИЛИ группы, дл  которых ( j-е разр ды двоичного кода числа 6 i имеют единичные значени , выход К-го дешифратора дес тков группы (К 10-99) соединен со входами С-х элементов ИЛИ группы ( С 1-10), дл  которых (Й -е) разр ды двоичного кода числа бК + 96т имеют единичные значени , где tnзначение старшего дес тичного разр да числа К, входы блока коррекции соединены со всеми входами преобразовател , кроме входа младшего разр да , а выходы блока коррекции соединены со вторыми входами двоичного сумматора, выходы которого  вл ютс  выходами преобразовател . На чертеже представлен восъмираУр дньй преобразователь двоичного кода в двоично-дес тичный, блок-схема. Преобразователь двоичного кода в двоично-дес тичный код содержит двоичный суммйтор 1, содержащий последовательно соединенные одноразр дные комбинационные сумматоры , причем сумматоры 2, 2g - двухвходовые , а сумматоры трехвходовые , первые входы сумматоров 2-, подключены ко всем входам 3 npeq6разовател , кроме входа младшего разр да. , блок коррекции 4, входы 5 которого подключены ко всем входам 3 преобразовател , кроме вхо да мпадшего разр да 2°, а вькоды 6 блока коррекции 4 подключены ко вторьм входам сумматоров 2-, и к первому входу сумматора 2, Одноразр дные сумматоры 2 св заны цеп ми переноса. Перенос единицы из предыдущего в последующий старший разр д осуществл етс  следуюощм образом. С выхода переноса сумматора 2 на третий вход сумматора 22, с выхода переноса сумматора 22 на третий вход сумматора 2 и т.д. до 2, с выхода переноса сумматора. 2 . на второй вход сумматора 2g. Выходы сумматоров 2, 2, 2 вмес те с выходом младшего разр да 2° образуют выходы разр дов двоично-дес тичного кода единиц преобразуемого числа, причем выход сумматора 2  вл етс  выходом разр да 2 , выход сумматора 2  вл етс  выходом разр да 2, выход сумматора 2  вл етс  выходом разр да 2. Выходы сумматоров 2., 2,, 2,, 2-J образуют выходы разр дов двоично-дес тичного кода де с тков преобразуемого числа, причем выход cyMMaropia 2.  вл етс  выходом разр да 2, выход сумматора 2j.  вл етс  выходом разр да , выход сумматора 2  вл етс  выходом разр д 2, выход сумматора 2  вл етс  выходом разр да 2. Выход сумматора 2е и выход переноса сумматора 2g образуют выходы разр дов двоично-дес тичного кода сотен преобразуемого числа, причем выход сумматора 2  вл етс  выходом разр да 2, выход переноса сумматора 2д  вл етс  выходом разр да . Выходы единиц, дес тков и сотен двоично-дес тичного числа сумматора 1 вместе с выходом младшего разр да 2°  вл ютс  одновременно и выходами преобразовател 9 двоичного кода в двоично-дес тичный код. Блок коррекции 4 содержит группу 7 дешифраторов дес тков - . ус , ВХОДЫ которых подключены ко входам 5 блока коррекции 4, выходы дешифраторов дес тков 72с подключены ко входам элементов ИЛИ группы 8 в соответствии с единичными разр дами корректирующего числа, а именно: дешифратор второго дес тка Z.i подключен ко входам элементов ИЛИ 8. и 8, дешифратор третьего дес тка 7 подключен ко входам элементов ИЛИ 8 и 8j, дешифратор четвертого дес тка 7j подключен ко входам -элементов ИЛИ 8 и 8., дешифратор п того дес тка 7 подключен ко входам элементов ИЛИ 8, и 8., дешифратор шестого дес тка 7 подключен ко входам элементов ИЛИ 8, 82 8 и 8. и т.д. Дешифратор двадцать п того дес тка 724 подключен ко входам элементов ИЛИ 8, 8 и 8д, дешифратор двадцать шестого дес тка 725 подключен ко входам элементов ИЖ 8.., 8-, 8, , вькоды элементов ИЛИ группы 8 подключены к выходам 6 блока коррекции 4. Работа преобразовател  основана на принципе сложени  двух чисел, выраженных в двоичном коде, в двоичном сумматоре. Проанализируем числа, вьфаженные в двоичном и двоично-дес тичном кодах . Возьмем число 10. Ю 010102 ОООО.о Если теперь из этого числа, выраженного в двоично-дес тичном коде, но записанного в вцде двоичного кода, вычесть то же самое число, выраженное в двоичном коде, то получим lOOOOz 01010, 001lOj Число 00110 2 6.,(,  вл етс  дополнением к числу OlOIOj, чтобы, просуммировав их, получить число 10000-,  вл ющеес  двоичной записью двоичнодес тичного числа. Нетрудно убедитьс , что любое число, большее О, но меньшее 100, выраженное в двоичном коде, можно дополнить до числа, выраженного в двоично-дес тичном коде, если воспользоватьс  формулой А 6(Х-1), где А - корректирующее число-,

5

пор дковый номер дес тка

числа;

2 + 2 01

10., - константа . Возьмем, например, число 95. 01011111, 6(10-1) 54 0011011 Сложим два двоичных числа. 01011111г ООПОПОг ТооТоТоТг Или, если представить в виде дво ично-дес тичного числа, то 01012-10 9-V Дл  чисел от 100 до 999 корректи рующее число рассчитываетс  по формуле А 6(Х-1) + 96(У-1), где У - пор дковый номер сотни чис ла; 2 011000002 - кон станта. Дл  чисел от 1000 до 9999 коррек тирующее число рассчитываетс  по формуле А 6(Х-1) + 9б(У-1) + 1536(Z-1) где Z - пор дковый номер тыс чи чис ла; 7 10 011000000000 153.6,0 10константа . Например, возьмем максимальное число, которое может быть представлено в восьмиразр дном двоичном коде . Оно равно: 111111112 Дл  этого числа корректирующим числом будет А 6 (26-1) + 96 ( 3-1) 342,0 1010101102 Сложим два этих числа 0111111112 1010101102 looToToToT Представим сумму в виде двоичнодес тичного числа 0010 0101 01012.0 Преобразователь работает следующим образом. На входы 3 преобразовател  посту пает параллельный двоичный код. Пер вые входы двоичного сумматора 1 под ключены ко входам 3 преобразовател  причем на первый вход одноразр дно2 поступает двоичный сумматора го разр д на первый вход однораз

1097995

22 поступает двор дного сумматора ичньп4 разр д 2 , на первый вход од2 , поступает норазр дного

сумматора 23 и двоичньй разр д т.д., на первыи вход одноразр дного сумматора 2-, поступает двоичный разр д 2. Двоичный разр д 2° поступает на выходы 9 преобразовател  без обработки , так как на результат преобразовани  он не вли ет. На входы дешифраторов дес тков 7 - подключенных ко входам 5 блока коррекции 4, поступают все разр ды преобразуемого двоичного числа, кроме разр так как при вьщелении дополнительного числа этот разр д не используетс . Дешифраторы дес тков 7-,- дешифрируют двоичный код преобразуемого числа, причем сигнал на выходе дешифратора 7-, вырабатываетс  в том случае, если на вход блока коррекции 4 поступают числа; 10, 12, 14, 16, 18. Сигнал на выходе дешифратора 7 вьфабатываетс  в том слу чае, если на вход блока 4 поступают числа: 20, 22, 24, 26, 28 и т.д. Сигнал на выходе дешифратора 72 вырабатываетс  в том случае, если на вход блока коррекции 4 поступают числа: 250, 252, 254 (см, таблицу). Корректирующее число вырабатываетс  с помощью дешифраторов дес тков 7 - 7 и элементов ИЛИ Sg. Выходы дешифраторов дес тков 7 подключены ко входам элементов ИЛИ 8 -- 8д в соответствии с единичными разр дами корректирующего числа. Таким образом на выходах элементов и 8т вьфабатываетс  число ИЛИ 8, г- 7 в двоичном коде 2 + 2 6 дл  чисел , наход щихс  в пределах от 10 до 19. На выходах элементов ИЛИ 8 и 8 вьфабатьшаетс  корректирующее число в двоичном коде 2 12 дл  чисел, наход щихс  в пределах от 20 до 29, и т.д. На выходах элементов ИЛИ 8, 8, 8, 8g вырабатьшаетс  корректирующее число в двоичном коде 342 дл  чисел, наход щихс  в пределах от 250 до 255 (см. таблицу). С выходов 6 блока коррекции 4 число в двоичном коде поступает на вторые входы одноразр дных сумматоров 2 - 2 и на первый вход одноразр дного сумматора 2g, причем на второй вход одноразр дного сумматора 2 поступает весова  битова  величина 2 , на второй вход одноразр дного сумматора 2 поступает весова  битова  величина 2 и т.д. до 27: На первый вход одноразр дного сумматора 2g поступает весова  битова  величина 2 . Двоичный сумматор 1 сум- 5 мирует два числа в двоичном коде. При наличии на входах одноразр дных сумматоров 2 - 2g двух или трех единиц осуществл етс  перенос «с помощью цепей переноса. Результат 10 суммиро-вани  поступает на вькоды 9 преобразовател  в виде единиц, дес тков и сотен двоично-дес тичного числа . Возьмем дл  примера максимальное 15 число, которое может быть преобразовано преобразователем восьмиразр дного двоичного кода в двоично-дес тичный код. Это число равно 255. 111111112 2+ 2 +20 + 2 + 22 + 2 + 2°. Двоичный код числа поступает на входы 3 преобразовател . Двоичный разр д 2 поступает на выходы 9 преобразовател  без обработки. Двоичные разр ды 2и - поступают на входы 5 блока коррекции А и на первьй вход сумматора 1 . Дешифратор дес тка 72г вьфабатьтает сигнал, так как на входах 5 блока коррекции А поступило число 254. Корректирующее число, равное 342 р 2°+ 2 + 2 (см. таблицу), вырабаты+ 2 + с помощью депшфратора дес тваетс  ков 7 и злементов ИЛИ 8, 8, 8 2 °4 С выходов элементов ИЛИ 8, 8 / , 81 (, °в 82 8 Of 8i, 83 единичные разр ды корректирующего числа в двоичном коде поступают на вторые входы сумматора 1. Таким образом, на входы сумматора 1 поступают два числа в двоичном коде, которые суммируютс . В результате получаетс  . 011111111, 1212101122 10010101012 На выходы 9 преобразовател  поступает двоично-дес тичньй код 10 0101 010l2-,o . Число 255 - одно из нескольких чисел, имеющих наибольшее врем  преобразовани  и дл  предлагаемого преобразовател , и дл  прототипа. Базовый объект С2 имеет следующие характеристики: 1097995 ет пр та ны ны ко ни ра во ны не р  ну же га 4, 7 пр мы вы 8 количество разр дов преобразуемого двоичного кода количество каскадов преобразовани  количество двоичных сумматоров количество двоичнодес тичных сумматоров врем  преобразовани  (при использовании интегральных микросхем ТТЛ-логика) 50 НС . Предлагаемый преобразователь имеперед базовым объектом следующие имущества: количество разр дов преобразуемого двоичного кода8 количество каскадов преобразовани 1 количество двоичных сумматоров1 количество двоично-дес тичных сумматоров О (в качестве выходов двоично-дес тичного преобразовател  используютс  выходы двоичного сумматора ); врем  преобразовани  (при использовании инМенее тегральных микросхем ТТЛ-логики) 25 НС. Как в предлагаемом устройстве, и в прототипе имеютс  однотипэлементы , например одноразр дсумматоры , которые имеют одинаое врем  задержки распространесигнала . Примеь врем  задержки пространени  сигнала двухвходоо одноразр дного сумматора равт , а врем  задержки распростраи  сигнала трехвходового одноразного сумматора равным f, . В упом ых преобразовател х имеютс  таккомбинационные схемы: в предламом устройстве это блок коррекции содержащий деошфраторы дес тков 1. и элементы ИЛИ 8 тотипе - это комбинационные схена элементах И, ШШ, НЕ блока итани , которые имеют также при910 блиэительно равное врем  срабатьгаани  ввиду одинакового количества каскадов последовательно включенных элементов И, ШШ, НЕ. Примем это врем  равнымt, тогда м(жко выразить максимапьное врем  преобразовани  предлагаемого устройства Т в виде . С -f + . Т - С 2 f, + 6, . Максимальное врем  преобразовани  npoTOTiffla Т2 можно вцразить .в виде Tg - 2Г, .+ Sr + llfj . Если сравнить врем  задержки распространени  сигнала Tj и. Т , можно сделать вывод, что 510 раза превосходит быстродействие прототипа. Каскадность преобразова ни  и наличие цепей переноса как между блоками внутри каскадов, так и между каскадами, затрудн ет введение в прототип схем параллельного переноса, которые еще более усложн ют структуру прототипа. ПредлагаемЛ преобразователь имеет всего одну последовательную цепь переносов между одноразр дньми сумматорами 2 . Это позвол ет ввести ОДНУ последовательную цепь схем параллельного переноса, при этом бьютро

eduHi cfb/

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД, содержащий двоичный сумматор, первые входы которого соединены со входами преобразователя, кроме входа младшего разряда, который является выходом младшего разряда преобразователя, отличающийся тем, что, с целью повышения быстродействия преобразователя, .в него введен блок коррекции, содержащий группу дешифраторов десятков и группу элементов ИЛИ, причем входы дешифраторов де сятков соединены со входами блока коррекции в соответствии с весами разрядов, выходы элементов ИЛИ группы соединены с выходами блока коррекции, выход i-го ( ί = 1-9) дешифратора десятков группы соединены со входами j-х ( j = 1 - 5) элементов ИЛИ группы, для которых ( j-е разряды двоичного кода числа 6 ί имеют единичные значения, выход К -го дешифратора десятков группы ( к = 10-99) соединен со входами 8-х элементов ИЛИ группы (t = 1 -10), для которых (8-е разряды двоичного кода числа 6 к + 96 m имеют единичные значения, где т- значение старшего десятичного разряда числа к , входы блока коррекции соединены со всеми входами преобразователя, кроме входа младшего разряда, а выходы блока коррекции соединены со вторыми входами двоичного сумматора, выходы которого являются выходами преобразователя.