Изобретение относитс к автоматике и вычислительной технике, в частности к средствам умножени частоты следовани импульсов. По основному авт. св. № 1008740 известен умножитель частоты-следовани импульсов, содержащий управл емый делитель частоты, выход которого вл етс выходом умножител , а информа .ционный и управл ющий входы подсоединены соответственно к генератору импульсов и к выходу запоминающего регистра , подключенного одним из входов к источнику умножаемой частоты, а другим - к выходу счетчика импульсов , первый вход которого подключен через делитель частоты к генерато у импульсов, а второй че|)ез элемент задержки - к источнику умножаемой частоты 1. Недостатком. этого умножител вл етс то, что при попадании импульсов умножаемой частоты и при значени х частоты меньше нижней границы диапазона умножаемых частот не обес печиваетс достоверности работы. Цель изобретени - исключение во можности выдачи недостоверной инфор мации при выходе -частоты за нижний предел рабочего диапазона. Поставленна цель достигаетс тем что в умножитель введены дополнител ный делитель частоты и триггер, при чем выход дополнительного делител частоты соединен с первым установоч ным входом триггера, второй установочный вход которого соединен с выходом переполнени счетчика импульс и входом обнулени дополнительного делител частоты, информационный вход которого соединен с выходом эл мента задержки, выход триггера соединен с входом сброса управл емого делител частоты. На чертеже приведена блок-схема предлагаемого умножител . Умножитель содержит генератор 1 импульсов, источник 2 умножаемой ча готы, делитель 3 частоты, счетчик 4 импульсов, элемент 5 задержки, запо минающий регистр 6, управл емый де .аитель 7 частоты, триггер 8, дополнительный делитель 9 частоты. Генератор 1 импульсов вьфабатыва ST импульсы, следующие с посто нной -частотой, которые поступают на дели тель 3 частоты и на управл ег ий делитель 7 частоты С делител 3 частоты импульсы по ступают на вход счетчика 4 импульсо который считает эти импульсы в тече ние периода следовани иввпульсов умножаемой частоты. Источник 2 умножаемой частоты вырабатывает импульсы , которые поступают на дополнительный вход запокшнанндего регистра 6, на вход дополнительного делител 9 частоты и через элемент 5 задержки на обнул ющий вход делител 3 частоты, привод их в исходное состо ние. Запоминающий регистр 6 запоминает число импульсов, сосчитанных за период умножаемой частоты в счетчике импуль-сов, и направл ет это число .-на второй вход управл емого делител 7 частоты, определ тем самым коэффициент делени частоты, поступающий с выхода генератора 1 импульсов. Дополнительный елитель 9 частоты делит поступаюую на него частоту на 2. с его выхоа импульсы поступают на установочный ход триггера 8, устанавлива на его ыходе сигнал, разрешающий работу упавл емого делител 7 частоты. При прекращении поступлени импульсов умножаемой частоты или при значени х этой частоты меньших нижней границы диапазона умножаемых частот последовательность импульсов, поступающа на счетчик 4 импульсов с делител .3 частоты, переполн ет его и на выходе счетчика 4 импульсов по вл етс импульс переполнени , который поступает на второй установочный вход триггера 8.При этом сигнал с выхода триггера 8 запрещает работу управл емого делител 7 частоты. закрыва таким образом доступ импульсам переполнени с выхода счетчика 4 импульсов, поступает также на дополнительный вход дополнительного делител 9 частоты, возвраща его в исходное состо ние. При превышенрш умножаемой частотой значени нижней .границы диапазона умножаегиых частот прекращаетс поступление импульсов переполнени с выхода счетчика 4 импульсов на триггер 8 и на вход дополнительного делител 9 частоты. Второй поступивший импульс умножаемой частоты по вл етс на выходе дополнительного делит ел 9 частоты и измен ет состо ние триггера 9, сн в, таким образом, сигнал обнулени с управл емого делител 7 частоты, на выходе которого по вл етс частота, соответствующа первому периоду умножаемой последоёательности импульсов. Таким образом, обеспечиваетс отключение умножител частоты при входных умножаемых частотах, меньших нижнего граничного значейи диапазона умножаемых частот.Использование изобретени вследствие введени в схему триггера 8, выключающего управл емый делитель 7 частоты при прекращении поступлени импульсов умножаемой частоты или при значени х этой частоты меньших нижней границы диапазона умножаемых частот и включающего его вновь при смене старой недостоверной информации на запоминающем регистре 6 на информацию о первом периоде импульснойThe invention relates to automation and computing, in particular, to means of multiplying the pulse frequency. According to the main author. St. No. 1008740 a pulse-frequency multiplier is known, containing a controllable frequency divider whose output is a multiplier output, and information and control inputs are connected respectively to a pulse generator and to a memory register output connected by one of the inputs to a source of multiplied frequency, and the other - to the output of the pulse counter, the first input of which is connected via a frequency divider to the generator at the pulses, and the second one |) without a delay element - to the source of the frequency to be multiplied 1. Failure. This multiplier is that when the pulses of the multiplied frequency hit and when the values of the frequency are less than the lower limit of the range of the multiplied frequencies, the operation is not guaranteed. The purpose of the invention is to exclude the possibility of issuing unreliable information when the output frequency exceeds the lower limit of the operating range. The goal is achieved by introducing an additional frequency divider and a trigger into the multiplier, with the output of the additional frequency divider connected to the first installation input of the trigger, the second installation input of which is connected to the overflow output of the pulse counter and the zeroing input of the additional frequency divider, the information input of which is connected with the output of the delay element, the output of the trigger is connected to the reset input of the controlled frequency divider. The drawing shows the block diagram of the proposed multiplier. The multiplier contains a generator of 1 pulses, a source of 2 multiplied parts, a divider of 3 frequencies, a counter of 4 pulses, a delay element 5, a memory register 6, a controlled frequency generator 7, a trigger 8, an additional frequency divider 9. Generator 1 pulses ST of pulses that follow constant-frequency, which are sent to the divider 3 frequency and control divider 7 frequency C divider 3 frequency pulses come to the input of the counter 4 pulse which counts these pulses during the follow-up period and in multiplied frequency pulses. The source 2 of the multiplied frequency produces pulses that are fed to the auxiliary input of the register 6, to the input of the additional frequency divider 9 and through the delay element 5 to the zeroing input of the frequency divider 3, to bring them back to the initial state. The storage register 6 memorizes the number of pulses counted during the period of the multiplied frequency in the pulse counter, and sends this number to the second input of the controlled frequency divider 7, thereby determining the frequency division factor coming from the output of the pulse generator 1. An additional frequency eliminator 9 divides the frequency fed to it by 2. From its output, the pulses arrive at the installation stroke of trigger 8, and a signal is set at its output that allows operation of the frequency divider 7 to be switched. When the arrival of multiplied frequency pulses stops or when this frequency is below the lower limit of the frequency range, the pulse sequence arriving at the counter 4 pulses from the frequency divider. 3 overflows and an overflow pulse appears at the output of the pulse counter 4, which the second setup input of the trigger 8. At the same time, the signal from the output of the trigger 8 prohibits the operation of the controlled frequency divider 7. thus closing the access to the overflow pulses from the output of the 4-pulse counter, also goes to the auxiliary input of the additional frequency divider 9, returning it to its original state. When the frequency multiplied by the value of the lower limit of the range of multiplied frequencies, the flow of overflow pulses from the output of the counter 4 pulses to the trigger 8 and to the input of the additional frequency divider 9 stops. The second received multiply frequency pulse appears at the output of the additional frequency divide 9 and changes the state of flip-flop 9, thus removing the zero signal from the controlled frequency divider 7, at the output of which the frequency corresponding to the first multiplied period appears. pulse sequences. Thus, the frequency multiplier is switched off at input multiplied frequencies lower than the lower limit value and multiplied frequencies. Using the invention due to the introduction of a trigger 8 in the circuit, turning off the controlled frequency divider 7 at stopping the multiplying frequency pulses or when the frequencies are lower the frequency multiplying range and including it again when changing the old invalid information on the storage register 6 to the information about the first period pulsating
31092.S0431092.S04
последовательности рабочего диапазо-умножител за счет исключени недосна умножаемых частот благодар до-товерной работы умножител за иижполнительному делителю 9 частоты,ней грар1ицей диапазона умнож.земыхthe sequence of the working range of the multiplier due to the elimination of the shortage of multiplied frequencies due to the pre-faith operation of the multiplier beyond the frequency divider 9, which is the limit of the range of multiplied ones
позволит повысить качество работычастот.will improve the quality of the frequency.