SU1091228A1 - Запоминающее устройство с самоконтролем - Google Patents
Запоминающее устройство с самоконтролем Download PDFInfo
- Publication number
- SU1091228A1 SU1091228A1 SU823550605A SU3550605A SU1091228A1 SU 1091228 A1 SU1091228 A1 SU 1091228A1 SU 823550605 A SU823550605 A SU 823550605A SU 3550605 A SU3550605 A SU 3550605A SU 1091228 A1 SU1091228 A1 SU 1091228A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- output
- register
- parity
- Prior art date
Links
Abstract
1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее иакотттель , входы которого соединены с выходами первого регистра числа, а выходы - с входами второго регистра числа, формирователи сигналов четности , формирователь сигналов проверочного слова, дешифратор одиночных ошибок , блок обнаружени двухкратных ошибок, блок оанарул ени пакетных ошибок и формирователь сигналов кода Хемминга, входы которого вл ютс информационными входами устройства и соединены с одними из входов первого формировател сигналов четности, другие входы которого подключены к выходам формировател сигналов кода Хемминга, пр мые выходы второго регистра числа соединены с входами формировател сигналов проверочного слова и одним из входов второго формировател сигналов четности, выход которого подключен к одним из входов дешифратора одиночньпс ошибок, блока обнаружени двухкратных ошибок и блока обнаружени пакетных ошибок, другие входы которых и другие входы второго форм11ровател сигналов четности соединены с выходами формировател сигналов проверочного слова, пр мые выходы второго регистра числа вл ютс информационными выходами устройства, о т л и ч а ющ е е с тем, что, с целью повышени его надежности за.счет обнаружени трехкратных ошибок, в пего введены логические блоки, первый элемент М и коммутатор, одни из нхоДов которого подключены соответственно к В1; ходам первого формировател сигналов четности и к выходам формировател сигналов кода Хемминга, а § выходы - к входам первого регистра числа, причем одни из входов перво (Л вого элемента И и логических блоков с первого по третий соединены сооте ветственно с выходом второго формировател сигналов четности и с выходами формировател сигналов проверочного слова, а другие входы логнческ1-гх бло-ков и первого элемента М подключены с© к контрольному выходу второго регистра числа, ьшверсные выходы которого и выход третьего логического блока ГчЭ ГчЭ соединены соответственно с другими входами коммутатора, вьтходы логичес00 ких блоков, первого элемента И, дешифратора одиночных ов1ибок, блока обнаружени двухкратньос ошибок и блока обнаружени пакетных ошибок вл ютс контрольными выходами устройства . 2.Устройство по п.1э о т л и ч а- ю щ е е с тем, что первьш логический блок содержит группы элементов И, второй элемент И и элементы 11ЛИ, причем выходы элементов И первой группы подключены к входам первого; элемен
Description
та ИЛИ, выход которого н выходы эле ментов И второй группы соединены с входами второго элемента liTMs, выход которого подключен к однрму из входов второго элемента И, выход которого вл етс выходом блока, а другие входы и элементов И групп влетотс входами блока.
3, Устройство Г; rm. 1 и 2, о тл и ч а ю щ е е с тек, что .второй логический блок содер,-,.г третий элемент ИЛИ, третий элемент И, один из входов которого подключен к выходу третьего элемента ИЛИ, входы которог и другие входы третьего элемента И
вл ютс входами блока, выходом которого вл етс выход третьего элемента Но
4. Устройство по ПП.1 - 3, о тXI и ч а 10 щ е е с тем, что третий логический блок i,одержит элемент НЕ и четвертьй элемент 1-ШИ, выходы которьк подкл очены соответственно к первомз и к второму входам четвертого элемента Н, выход которого вл етс выходом блока, а третий вход и входы элемента НЕ и четвертого элемента ИЛИ вл ютс входами блока .
Изобретение относитс к вычислительной технике, в частности к запоминающим ус тройс ТВ а. Известно запоминающее устройство с автономным контролем, содержащее HP утолители, схемы формировани проБэропного слова, дешифратор однораэр ньгк ошибок и схему обнаружени много разр дных оашбок L ij . Недостатком известного устройства вл етс навозмолшость исправлени ouDi6oK с разр дностью более одной. Наиболее блинкиг-з ехническ1Ф1 решением к изобретению вл етс запоминающее устройство с автономным, кон тролем, содержагцее накопители, входной и выходной регистры числа, срорм , рователь контрольных разр дов кода Хемминга, формирователи проверочного слова, дешифратор одноразр дных ошибок, блок обнаружени двухкратных ошибок, входные и выходные формирова дОЛи четности,блок обнаружени пакетных ошибок, причем информационные входы входного регистра числа соединены с входными, а выходы выход ного регистра числа - с выходными нишами, одни входы входного формировател четности подключены к входным шинам, другие входь: - к выходам формирователей KOHTpoj/BHbDC разр дов кода XeMMjfflra, соедиисепньк контрольными входами входного регистра числа , причем входы формирователей конт рольных разр дов соединены с входным шинами устройства, входы формирователей проверочного слова соединены с выходами выходного регистра числа, а выходы - с Одними входами дешифратора однократных ошибок и блоками обнаружени двухкрат11ь х к пакетпык ошибок , другие входы которьи; подюшчены к вьгходу выходного формировател четности ., входы выходного форми овател четности соединены с з.ькодаии выходного регистра числа и выхсдамк формирователей проверочного слова 2j . Недостатком такохо ус7ройства .вл етс невозмолшость исправлени ошибок с разр дностью более одной, что снижает его надежность. Цель изобретени - повышениг наде агости устройства за счет обнару хени трехкратных ошибок, Поставленна цель достигаегел тем, что в запоминающее устройство с самоконтролем , содерлсащее накопитель ., входы которого соед1-шены с вы:-:од,ами первого регистра 4HCvia, а выходы - с входами второго регистра числа, формирователи сигналов четности, формирователь сигналов проверох{1:ого слова, дешифратор одш очных ошибок, блок обнаружени двухкратиьв ; ошибок, блок обнарулсени пакетных оыибок и формирователь сигналов кода Хеммчнга, входы которого вл ютс инфор ;аиионными входами устройства и соединены с одними из входов первого фор:.шрСЗател сигналов четности, дру.гке входы которого подключены к выходам формыватеп сигналов кода.Хемминга, пр мы выходы второго регистра числа соеди нены с входами формировател сигналов проверочного слова и одним из входов второго -лрмировател сигналов четности, выход которого подключен к одщ-м из входов дешифратора одиночных ошибок, блока обнаружени двухкратных ошибок и блока обнаружени пакетных ои1ибок, другие входы которых и другие входы второго формировател сигналов четности соединены с выходами формировател сигна лов проверочного слова, пр мые выходы второго регистра числа вл ютс 1-шформационными выходами устройства, введены логические блоки, первьш элемент И н коммутатор, одни из входов которого подключены соответствен но к выходам первого формировател сигналов четности и к выходам формировател сигналов кода Хемминга, а выходы - к входам первого регистра числа, причем одни из входов первого элемента Н и логичесих блоков с первого по третий соединены соответственно с вьпсодами второго формировател сигналов четности и с вьтходами формировател сигналов проверочного слова, а другие входы логшЕеских бло ков и первого элемента И подключерш к контрольному выходу второго регист ра числа, инверсные выходы которого и выход третьего лопэтеского блока соединены соответственно с другими входами коммутатора, выходы логичес ких блоков, первого элемента И, дешифратора одиночных ошибок, блока обнаружени двухкратных и бло ка обнаружени пакетных ошибок вл ютс контрольными выходами устройства . Первый логический блок содержит группы элементов И, второй элемент И и элементы 1-1ЛИ, причем выходы элементов И первой группы подключены к входам первого элемента IJIH, выход которого и выходы элементов И второ группы соединены с входами второго эл мента ИЛИ,выход которого подключен к ному из входов второго элемента 3-1, выход которого вл етс вькодом бло ка, а другие входы и выходы элемент К групп вл ютс входами блока. Второй логический блок содержит трет1Ш элемент 1-ШИ и третий элемент И, из входов которого подключе к выходу третьего элемента lUUi, входы которого и другие входы третьего элемента И вл ютс входами блока, выходом которого вл етс выход треть его элемента П. Третий логический блок содержит элемент НЕ и четвертый элемент ШБ1, выходы которых подключены соответственно к первому и . второму входам четвертого элемента И, выход которого вл етс выходом блока, а третий вход и выходы элемента НЕ и четвертого элемента ИЛИ вл ютс входамн блока. На фиг.1 изображена функц юнальна схема предлагаемого устройства; на фиг.2 и 3 - функциональные схемы второго к первого логпческигх блоков соответственно; на фиг.4 - функциональные схемы третьего логического блока и коммутатора; на фиг.5 - И-матрица используемого корректирующего кода. Устройство содержит {фиг.1) накопитель 1 , информационные, входы 2 и выходы 3 соответственно, форм1:рователь 4 сигналов кода Хемминга, первый формирователь 5 сигналов четности , первый 6 и iJTopoii 7 регистра числа , формирователь 8 сигналов проверочного слова, пторой формирователь 9 сигна-юв четности, дс и4:ратор 10 одиночных ошибок, блок I 1 обнар о1;е П1 двухкратнь х ошибок, блок 12 обнаружени пакетных опибок, нервый логическш блек 13, nepBbrii элемент и 4, второй 15 i: третий 16 лопгческпе блоки к коммутатор 17. Первый логический блок содержит (фиг. 2) элементы П 8, - IS/j. пер-, вой группы, элемента И 1S.( - 19 второй группы, первый 20 и второй 2i элементы ИШ и второй элемент И 22, ВтороГ; ЛОГИЧССК1Ш блок содерж1;т ,(фиг.З) третий элемент ГЛИ 23 и третий элемент И 24. Трети.логический блок содержит четвертый элемент ИЛИ 25, элемент КЕ 26 и четвертьш элемент И 27. Ко мутатор содержит элемент НЕ 28 и группу элементов И-ИПИ 29 - 2940 На фиг.,2 г. 4 обозначены контрольньй выход 30 второго регистра числа. На фиг.5 показана Н-матрица корректирующего кода дл сорокаразр дного числа. Цифрами 31-62 обозначены информационные разр ды числа; С1 С6 - контрольные разр дь кода Хемминга , образуемые формирователем сигналов кода Хеммннга; сО - разр д общей
четности, образусмьш,перзым формирователем сигналов четности; S1 - 36разр ды проверочного слова, образуемые формирователем сигна|ров проверочного словам 0- разр д общей четности проверочного слова, образуемый вторым формкрователем сигналов четности; дополните , ьньо контрольньп разр д 63 считьюаетс с накопител через выход второго регистра числа.
Схема поключени входов 2 к входам формирователей 4 и 5, а также эыходов формирователей 4 и 5 к входам коммутатора 7 и пр мых выходов регистра-7 к входам формирователей 8 и 9 определ етс Н-матрицей кода (фиг.5 Устройство работает следующим образом . При записи число с входов 2 |фиг., поступает на информационные входы коммутатора 17, на вход формировател 4, формирующего контрольные разр ды Хемминга, и на входы формировател 5, формирующего разр д общей четности. Формирование контрольных разр дов.происходит в соответствии с й-матрицей (.фиг. 5). Контрольные разр ды с формирователей 4 и 5 поступают на контрольные входы коммутатора 17 и через регистр б пос тупают в накопитель 1, в дополнительный контрольный разр д которого записьшаетс сигнал О, так как регистр 6 устанавливаетс в состо ние О перед записью информационных и контрольных разр дов в накопитель 1 ,
При считьгаании разр ды числа из накопител 1 поступают на пр мые выходы регистра 7, а затем на формирователь 8, формирующий разр ды проверочного слова S1 - S6, и на формирователь 9, формирующий выходной разр д общей четности 0. Формирование происходит в соответствии с Н-матрицей. Формирователи 8 и 9 образуют разр ды SO - S6 проверочного слова, которые поступают на дешифратор 10, блоки JI - 16. На блоки 13 - 16 поступает также сигнал дополнительного контрольного разр да (ДКР) с накопител 1 через выход 30 регистра 7. При возникновении ошибок в накопителе могут быть следующие случаи (см. таблицу).
(1)
11
Ч
и s
О):;
О)
0)
2
f-I
о-1
ш
хоо
QJЧ
ш
к«
:i3о
а) Г
й
U) П М ct
ai
U)
В ш
Й
:S а Особенностью предлагаемого устройства вл етс необходимость режима записи 1 в дополнительньп разр д накопител 1 при наличии сигнала исправлени первой разр дной ошибки, а также в перезаписи в инверсном коде считанной информации и значений контрольных разр дов по тому же адресу. Такой режим работы дл запоминающих микросхем динамической МОП - пам ти назьюаетс реж1-1мом Счи тывание - информаци - запись. При возникновении первой ошибки в накопителе 1 производитс перезапись с 8,12 инверсных выходов регистра 7 хранимого 1;нформационного слова, а в дополнительном разр де при этом записьшаетс сигнал 1, вл ющийс признаком хранени инверсного слова. Возможно использование с обычным режимом работы, т.е. в режимах Запись и Считьшание, в этом случае необход1гмо ввести режш Запись дл инверсии хранимого слова. Технико-экономическа эффективность предлагаемого устройства заключаетс в более высокой надежнрсти по сравнеиз-ио с прототипом.
Фиг. г
30
2
Сриг. J
(puiJ
Claims (4)
1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, входы которого соединены с выходами первого регистра числа, а выходы - с входами второго регистра 4 числа, формирователи сигналов четности, формирователь сигналов проверочного слова, дешифратор одиночных ошибок, блок обнаружения двухкратных ошибок, блок обнаружения пакетных ошибок и формирователь сигналов кода Хемминга, входы которого являются информационными входами устройства и соединены с одними из входов первого формирователя сигналов четности, другие входы которого подключены к выходам формирователя сигналов кода Хемминга, прямые выходы второго регистра числа соединены с входами формирователя сигналов проверочного слова и одним из входов второго формирователя сигналов четности, выход которого подключен к одним из входов дешифратора одиночных ошибок, блока обнаружения двухкратных ошибок и блока обнаружения пакетных ошибок, другие входы которых и дру гие входы второго формирователя сигналов четности соединены с выходами формирователя сигналов проверочного слова, прямые выходы второго регистра числа являются информационными выходами устройства, о т л и чающее с я тем, что, с целью повышения его надежности за.счет обнаружения трехкратных ошибок, в него введены логические блоки, первый элемент И и коммутатор, одни из входов которого подключены соответственно к выходам первого формирователя сигналов четности и к выходам формирователя сигналов кода Хемминга, а выходы - к входам первого регистра g числа, причем одни из входов первового элемента И и логических блоков с первого по третий соединены соответственно с выходом второго формирователя сигналов четности и с выходами формирователя сигналов проверочного слова, а другие входы логических блоков и первого элемента И подключены к контрольному выходу второго регистра числа, инверсные выходы которого и выход третьего логического блока соединены соответственно с другими входами коммутатора, выходы логических блоков, первого элемента II, дешифратора одиночных ошибок, блока обнаружения двухкратных ошибок и блока обнаружения пакетных ошибок являются контрольными выходами устройства.
2.Устройство по п.1, о т л и чающее с я тем, что первый логический блок содержит группы элементов И, второй элемент И и элементы 11ЛИ, причем выходы элементов И первой группы подключены к входам первого; элеменSU .„,1091228 та ИЛИ, выход которого и выходы элементов И второй группы соединены с входами второго элемента ИЛИ, выход которого подключен к одному из входов второго элемента И, выход которого является выходом блока, а другие входы и вы; оды элементов И групп являются входами блока.
3. Устройство rm. I и 2, о тпинающееся тем, что второй логический блок седер..·.? третий элемент ИЛИ, третий элемент И, один из входов которого подключен к выходу третьего элемента ИЛИ, входы которого и другие входы третьего элемента И являются входами блока, выходом которого является выход третьего элемента Ио
4. Устройство по пп.1 - 3, о тпинающееся тем, что третий логический блок ..одержит элемент НЕ и четвертый элемент ИЛИ, выходы которых подключены соответственно к первому и к второму входам четвертого элемента И, выход которого является выходом блока, а третий вход и входы элемента НЕ и четвертого элемента ИЛИ являются входами бло ка.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823550605A SU1091228A1 (ru) | 1982-11-23 | 1982-11-23 | Запоминающее устройство с самоконтролем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823550605A SU1091228A1 (ru) | 1982-11-23 | 1982-11-23 | Запоминающее устройство с самоконтролем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1091228A1 true SU1091228A1 (ru) | 1984-05-07 |
Family
ID=21049032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823550605A SU1091228A1 (ru) | 1982-11-23 | 1982-11-23 | Запоминающее устройство с самоконтролем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1091228A1 (ru) |
-
1982
- 1982-11-23 SU SU823550605A patent/SU1091228A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Патент US № 3697949, кл. 340-146, опублик. 1972. 2. Авторское свидетельство СССР № 809403, кл. G 11 С 29/00, 1979 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
SU1091228A1 (ru) | Запоминающее устройство с самоконтролем | |
SU881877A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1149316A1 (ru) | Запоминающее устройство | |
SU1167659A1 (ru) | Запоминающее устройство с самоконтролем | |
RU1783583C (ru) | Устройство дл обнаружени и коррекции ошибок | |
SU1149314A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1156143A1 (ru) | Запоминающее устройство с обнаружением многократных ошибок | |
SU1115108A1 (ru) | Запоминающее устройство с блокировкой неисправных чеек | |
SU1161994A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1022223A1 (ru) | Запоминающее устройство с автономным контролем | |
SU555443A1 (ru) | Запоминающее устройство | |
SU763975A1 (ru) | Запоминающее устройство с обнаружением и исправлением ошибок | |
SU1278984A1 (ru) | Резервированное запоминающее устройство | |
SU448480A1 (ru) | Запоминающее устройство | |
SU964736A1 (ru) | Запоминающее устройство с исправлением ошибок | |
SU1104588A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1718276A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1084900A1 (ru) | Полупроводниковое запоминающее устройство с побайтовой модульной организацией | |
SU1267485A1 (ru) | Устройство кодировани информации дл пам ти с записью неполными словами | |
SU1195393A1 (ru) | Запоминающее устройство | |
SU1536445A1 (ru) | Запоминающее устройство с исправлением дефектов и ошибок | |
SU1037350A1 (ru) | Запоминающее устройство с самоконтролем | |
SU832604A1 (ru) | Посто нное запоминающее устройствоС АВТОНОМНыМ КОНТРОлЕМ | |
SU842955A1 (ru) | Запоминающее устройство |