1 Изобретение относитс к вычислительной технике и может быть исполь зовано в аналого-цифровых вычислител ных и управл ющих системах и устрой вах. Известно устройство формировани дискретных выборок синусоидального сигнала, содержащее блок управлени выходы которого через комбинационный преобразователь кодов св заны с входами аналогового коммутатора, который коммутирует тезки, задаваемые резистивной матрицей, выход мультиплексора соединен с входами.выходног операционного усилител , осуществл ющего суммирование токов и их преобразование в выходное напр жение С1 1. Недостатком известного устройства вл етс больша сложность, обусловленна наличием кодового преобразовател и необхор(имостью формировани в отдельности каждой выборки синусоидального напр жени , что при большом количестве выборок требует многоступенчатого аналогового коммутатора и большого количества прецизи ных резисторов с широким диапазоном номиналов. Дл данного устройства также хара терно ограничение по точности. Кроме того, оно имеет ограниченные функцио нальные возможности, так как осущест вл ет .формирование только одного функционального сигнала, в то врем как в р де приложений спектрального анализа необходимо формировать гармо нические функции с дискретными фазами и широким диапазоном амплитуд. Наиболее близким по технической сущности вл етс устройство дл синусно-косинусного преобразовани кода (импульсной последовательности) « в напр жение, содержащее четыре аналоговь1Х запоминающих блока, Соединен ных последовательно, и инвертор, причем входы первого блока соединены с выходом второго блока и выходом инвертора, а выход четвертого блока соединен с входом инвертора. Управл ющие входы первого и третьего аналоговых запоминающих блоков подключены к первому выходу распределител импульсов, а управл ющие входы второго и четвертого входов - к второму выходу-распределител импульсов . Указанные пары поочередно перевод тс из режима запоминани в режим интегрировани и обратно,, форми8 ру на выходе квантованное синусоидальное или косинусоидальное напр жение в зависимости от начальных условий С 2 3. Недостатком прототипа вл етс ограниченна область применени , поскольку он не может формировать одновременно синусоидальное и косинусоидальное напр жени , а также мен ть в широком диапазоне амплитуду формируемых сигналов. Цель изобретени - расширение области применени путем одноврем.енного формировани инвертированных и неинвертированных значений синусной и косинусной функций и изменени амплитуды формируемых функций в широком диапазоне. Указанна цель достигаетс тем, что устройство дл синусно-косинусного преобразовани кода в напр жение, содержащее первый, второй, третий и четвертый аналоговые запоминающие блоки, выход второго из которых соединён с первыми входами первого и третьего аналоговых запоминающих блоков, и распределитель импульсов, первый выход которого соединен с управл ющими входами первого и третьего аналоговых запоминающих блоков, а второй выход - с управл ющими входами второго и четвертого аналоговых запоминающих блоков, содержит преобразователь кода в.напр жение i и два переключател , при этом вход второго аналогового запоминающего блока через первый переключатель соединен с выходом первого аналогового запоминающего блока и с выходом преобразовател кода в напр жение, входчетвертого аналогового запоминающего блока через второй переклю- чатель соединен с выходом третьего аналогового запоминающего блока и с шиной нулевого потенциала, выход третьего аналогового запоминающего блока соединен с вторым входом первого аналогового запоминающего блока, выход , четвертого аналогового запоминающего блока соединен с вторым входом третьего аналогового запоминающего блока, информационный вход преобразовател кода в напр жение соединен с шиной задани кода амплитуды устройства, а его синхронизирующий вход - с третьим выходом распределител импульсов, четвертый выход которого соединен с управл ющими входами первого и второго переключателей. вход начальной установки распределител импульсов соединен с-шиной зада ни аргумента устройства. Аналоговый запоминающийблок содержит операционный усилитель, между выходом и инвертирующим входом которого включен запоминающий конденсато входные масштабирующие резисторы по числу входов блока, первые выводы ко торых соединены с соответствующими входами блока, вторые выводы объединены и через ключ соединены с инверт рующим входом операционного усилител , между выходам которого и вторым выводом входного масштабирующего резистора включен масштабирующий резис тор обратной св зи, выход операционного усилител вл етс выходом блок управл ющий вход ключа вл етс упра л ющим входом блока. . На фиг.1 представлена схема устро ства; на фиг.2 - возможное выполнени распределител импульсов; на фиг.З временные диаграммы. Устройство содержит аналоговые запоминающие блоки 1-4, переключатели 5 и 6, .преобразователь 7 кода в напр жение, шину 8 задани кода амплитуды, распределитель 9 импульсо шину 10 задани аргумента. Аналоговые запоминающие блоки 1-4 выполнены идентично и содержат операционный усилитель 11, масштабирующие резисто ры 12-14, запоминающий конденсатор 1 Распределитель 9 импульсов (фиг.2 содержит D -триггеры 16 и 17, счетны тр иггер 18 R5 -триггер 19, вычитающий счетчик 20,элементы 21 и 22 задержки, элементы И 23-26, элемент ИЛИ 27. Устройство работает следующим образом . По команде Старт в вычитающий счетчик 20 распределител 9 импульсов и в преобразователь 7 кода в напр жение занос тс коды аргумен та и амплитуды, вырабатываетс импульс управлени С, подключающий входы аналоговых запоминающих блоков 3 и 4 к шине нулевого потенциала и к выходу преобразовател 7 соответственно . Одновременно первые импульсЫ последовательности С замыка ют ключи блоков 3 и 4 в результате производитс запись в них начальных значений синуса и косинуса. В дальнейшем распределитель 9 импульсов вырабатывает две сдвинутые одна относительно другой импульсные последовательности Су, С, число импульсов в них определ етс начальным кодом счетчика 20. В результате блоки 1и 2 и блоки 3 и 4 поочередно наход тс в режиме слежени и в режиме хранени . . Первый импульс из последовательности С2 замыкает ключи аналоговых запоминающих блоков 1 и 2. При этом на выходе первого из них устанавливаетс напр жение ) где К, коэффициенты передачи блока 1 по первому и второму входам ( ; со5ЛЧ,- K,5tndY;) . ЛЧ - квант изменени аргумента. На первый вход блока 2 подаетс выходное напр жение блока 1. По этому входу в блоке 2 установлен коэфК фициент ц -f + - . По BTopoj iy „ входу установлен коэффициент С учетом значений коэффициентов на выходе блок 2 устанавливаетс напр жение 7 с с .«1в с:, ,ч После окончани импульса последовательности C-j блоки 1 и 2 переход т в режим хранени , во врем которого их выходные напр жени фиксированы . На выходах блоков 3 и 4, которые перевод тс импульсом последовательности Са Б режим слежени , устанавливаютс напр жени Vg д ,. COS.4 . На втором такте в течение первого полутакта на выходе блока 1 устанавиваетс напр жение - - а на выходе блока 2 устанавливаетс напр жение ( Во втором полутакте на выходе блока 3 устанавливаетс напр жение ( на выходе блока 4 ( Дл произвольного п. -го такта значени вь1Хрдных напр жений имеют вид: (пДМ|; 5с -ЕдСОз(п-дЧ), (naf). Таким образом, провод последовательно запись-перезапись сформированных согласно приведенным соотношени м сигналов на входах и выходах аналоговых запоминающих блоков, полу чаем последовательность выборок, значени которых определ ютс кодом амплитуды и синусно-косинусной функцией текущего кода аргумента. После завершени п тактов на выходе устройства устанавливаютс напр жени , значени которых представл ют собой синусно-косинусную функцию от количества тактов, т..е. от кода аргумент Пример. Пусть задано количество разр дов кодов аргумента Мд 4 и амплитуды . Тогда квант кода аргумента равен A -2Ti/2 Jl/8 , а коэффициенты по соответствующим входам суммирующих аналоговых запоминающих устройств равны К COS(7Г/81 0,926 (77/a) 0,58 ,.0,413. 1,084 ; К 11 11 При диапазоне изменени амплитуды 0-4 В и двоичном коде амплитуды 0100 получаем значение амплитуды В. Напр жени на вьгходе устройства как функци кода аргумента дл приведенных исходных данных сведены в таблицу (инвертированные значени не приводитс ). 0,926 -0,383 -0,707 0,707 -0,926 Продолжение таблицы Таким образом, предлагаемый синусно-косинусный преобразователь кода в напр жение позвол ет сформировать четыре аналоговых сигнала, соответствующих гармонической функции , сдвинутой на четверть периода. Устройство содержит четыре операционных усилител , одну интегральную схему линейного цифроаналогового преобразовател , два аналоговых ключа и несложную логическзто схему управлени . По сравнению с преобразователем, основанным на считьгоании посто нным запоминающим устройством последовательных значений кода функции и пре образовании их в аналоговую форму с помощью цифроаналогового преобразовател , следует отметить существенно более простую реализацию предлагаемого устройства. Предлагаемое устройство вл етс более простым и по отношению к синусно-косинусному цифроаналоговому преобразователю, содержащему операционные усилители, цифровой управл емый резистор и масштабирующие резисторы . Очевидно, что при п -разр дном коде аргумента объем оборудовани известного устройства пропорционален 2 , в то врем как в предлагаемом устройстве минимальные аппаратные затраты не завис т от разр дности входного кода.1 The invention relates to computing and can be used in analog-digital computing and control systems and devices. A device for generating discrete samples of a sinusoidal signal is known, which contains a control unit whose outputs through a combinational code converter are connected to the inputs of an analog switch that commutes the namesake set by a resistive matrix, the output of the multiplexer is connected to the inputs of an output operational amplifier that performs summation of the currents and their conversion into output voltage C1 1. A disadvantage of the known device is the great complexity due to the presence of a code converter. and the need to form each sinusoidal voltage sample individually, which, with a large number of samples, requires a multi-stage analog switch and a large number of precision resistors with a wide range of nominal values. The device also has a limited accuracy. functional possibilities, since the implementation is the formation of only one functional signal, while in a number of spectral analysis applications it is necessary to form armonic functions with discrete phases and a wide range of amplitudes. The closest in technical essence is a device for sine-cosine code (pulse sequence) conversion into a voltage containing four analogue1X memory blocks, Connected in series, and an inverter, with the inputs of the first block connected to the output of the second block and the output of the inverter, and the output of the fourth block is connected to the input of the inverter. The control inputs of the first and third analog storage units are connected to the first output of the pulse distributor, and the control inputs of the second and fourth inputs are connected to the second output distributor of pulses. These pairs are alternately transferred from the memory mode to the integration mode and vice versa to form a quantized sine or cosine voltage at the output depending on the initial conditions of C 2 3. The disadvantage of the prototype is its limited scope, since it cannot simultaneously form a sinusoidal and cosine voltage, and vary over a wide range of amplitude of the generated signals. The purpose of the invention is to expand the field of application by simultaneously forming inverted and non-inverted values of the sine and cosine functions and changing the amplitude of the functions formed in a wide range. This goal is achieved by having a device for sine-cosine converting a code into a voltage containing first, second, third, and fourth analog storage units, the output of the second of which is connected to the first inputs of the first and third analog storage units, and the pulse distributor, the first output which is connected to the control inputs of the first and third analog storage blocks, and the second output - with the control inputs of the second and fourth analog storage blocks, contains a converter The output voltage i and two switches, the input of the second analog storage unit through the first switch connected to the output of the first analog storage unit and the output of the code to voltage converter, the input of the fourth analog storage unit via the second switch connected to the output of the third analog the storage unit and the zero potential bus, the output of the third analog storage unit is connected to the second input of the first analog storage unit, the output of the fourth analogue first storage unit is connected to the second input of the third analog storage unit, the information input of the code-to-voltage converter is connected to the bus for setting the device amplitude code, and its synchronizing input is connected to the third output of the pulse distributor, the fourth output of which is connected to the control inputs of the first and second switches . The initial setup of the pulse distributor is connected to the device argument bus. The analog storage unit contains an operational amplifier, between the output and the inverting input of which is included the condensating storage input scaling resistors according to the number of inputs of the unit, the first terminals of which are connected to the corresponding inputs of the unit, the second outputs are combined and through the switch connected to the inverting input of the operational amplifier, between the outputs of which and the second output of the input scaling resistor includes a scaling feedback resistor, the output of the operational amplifier is the output of the block a control input is a key sound control input of yuschim l. . Figure 1 shows the layout of the device; 2 shows a possible implementation of a pulse distributor; in FIG. 3, time diagrams. The device contains analog storage units 1-4, switches 5 and 6, a code-to-voltage converter 7, a bus 8 for setting the amplitude code, a distributor 9 for pulses the bus 10 for setting the argument. Analog storage units 1-4 are made identical and contain an operational amplifier 11, scaling resistors 12-14, a storage capacitor 1 Dispenser 9 pulses (figure 2 contains D-triggers 16 and 17, countable tr igger 18 R5-trigger 19, subtracting counter 20, delay elements 21 and 22, elements AND 23-26, element OR 27. The device operates as follows: Upon the Start command, the subtractive counter 20 of the distributor 9 pulses and the code converter 7 are put voltage and amplitude codes, generated control pulse C, plug The analog inputs of the storage units 3 and 4 are connected to the zero potential bus and to the output of converter 7. At the same time, the first pulses of sequence C close the keys of blocks 3 and 4 as a result, the initial values of sine and cosine are written to them. shifted one relative to another, the pulse sequences Su, C, the number of pulses in them is determined by the initial code of the counter 20. As a result, blocks 1 and 2 and blocks 3 and 4 are alternately in tracking mode and in storage mode. . The first impulse from the C2 sequence closes the keys of the analog storage units 1 and 2. At the output of the first one, the voltage is set) where K, the transfer coefficients of block 1 on the first and second inputs (; co5TC, K, 5tndY;). LCU is a quantum of argument change. To the first input of block 2, the output voltage of block 1 is applied. By this input in block 2, the coefficient C is set to cf + -. According to the BTopoj iy input, the coefficient is set. Taking into account the values of the coefficients at the output, unit 2 sets a voltage of 7 s. P. 1c: h. wives are fixed. At the outputs of blocks 3 and 4, which are converted by the impulse of the Ca B sequence to the tracking mode, the voltages Vg d are set. COS.4. During the second cycle, during the first half-cycle, the output of block 1 is set to voltage, - and the output of block 2 is set to voltage (In the second half-cycle, the output of block 3 is set to voltage (output of block 4 (For an arbitrary p. -Th clock cycle voltages have the form: (pdm |; 5c-edSoz (p-dCh), (naf). Thus, the wire is sequentially recorded and rewritten formed according to the given ratios of the signals at the inputs and outputs of analog storage units, we obtain a sequence of samples, which The parameters are determined by the amplitude code and the sine-cosine function of the current argument code.After completing the clock cycles, the output of the device is set to the voltage, the values of which are the sine-cosine function of the number of cycles, i.e., the code argument Example. the number of digits of the argument codes Md 4 and amplitude. Then the quantum of the argument code is A -2Ti / 2 Jl / 8, and the coefficients on the corresponding inputs of the summing analog storage devices are K COS (7Г / 81 0,926 (77 / a) 0.58, .0,413. 1.084; K 11 11 With an amplitude range of 0-4 V and a binary code of amplitude 0100, we obtain the value of amplitude B. The voltage at the device input as a function of the argument code for the given source data is summarized in a table (the inverted values are not given). 0.926 -0.383 -0.707 0.707 -0.926 Continuation of the table Thus, the proposed sine-cosine code-to-voltage converter makes it possible to form four analog signals corresponding to the harmonic function shifted by a quarter of a period. The device contains four operational amplifiers, one linear integrated digital-to-analog converter integrated circuit, two analog switches, and a simple logic control circuit. In comparison with a converter, based on the readout of a permanent storage device, of sequential values of the function code and their conversion into analog form using a digital-analog converter, it should be noted that the proposed device is much simpler. The proposed device is simpler with respect to a sine-cosine digital-to-analog converter containing operational amplifiers, a digital controlled resistor, and scaling resistors. Obviously, when the argument code is n-bit, the equipment volume of the known device is proportional to 2, while in the proposed device the minimum hardware costs do not depend on the input code width.
9аг.19ag.1
С,WITH,
топ.top
Пг.гPG.G