SU1080143A1 - Многоканальное устройство приоритета - Google Patents
Многоканальное устройство приоритета Download PDFInfo
- Publication number
- SU1080143A1 SU1080143A1 SU823509864A SU3509864A SU1080143A1 SU 1080143 A1 SU1080143 A1 SU 1080143A1 SU 823509864 A SU823509864 A SU 823509864A SU 3509864 A SU3509864 A SU 3509864A SU 1080143 A1 SU1080143 A1 SU 1080143A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- channel
- trigger
- output
- request
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
МНОГОКАНАЛЬНОЕ УСТРОЙС ТВО ПРИОРИТЕТА,содержащее регистр,дешифратор и первый элемент ИЛИ,а в канале - триггер запроса,триггер :разрешени первый и второй элементы ,И и первый элемент ИЛИ,причем С-вход триггера запроса канала св зан с входом запроса своего канала, выход триггера разрешени канала св зан с выходом разрешени своего канала, инверсный выход триггера запроса канала св зан с первым входом первого элемента И своего канала, выход первого элемента И канала св зан с первым входом первого элемента ИЛИ своего канала, выход первого элемента ИЛИ канала св зан со вторым входом первого элемента И последующего канала и с первым входом второго элемента И последующего канала, второй вход второго элемента И канала св зан с пр мым выходом триггера запроса своего канала, выход второго элемента И канала соединен с С -входе триггера разрешени своего канала,/ вход установки кода дисциплины обслуживани устройства св зан с входом регистра, выход которого соединен со входом дешифратора, о т л ичающеес тем, что, с целью повышени быстродействи устройства, оно содержит триггер запуска, элемент И, второй элемент ИЛИ и элемент загдержки , а в каждом канале третий и чет.вертый элементы И, второй элемент ИЛИ и одновибратор, причем выход первого элемента ИЛИ последнего канала св зан с первым входом элемента И, второй вход которого св зан с D -входом тр21ггера запуска и входом установки режима устройства,выход элемента И соединен с первым входом первого элемента ИЛИ,второй вход первого элемента ИЛИ св зан с инверсным .выходом триггера запуска,выход первого элемента ИЛИ соединен со вторым входом первого элемента И первого канала и с первым входом второго элемента И первого канала, в каждом канале выход триггера разрешени св зан с первЕлм входом третьего элемента И, первым входом второго элементаS ИЛИ и входом одновибратора, выходы (Л всех одновибраторов соединены с входами второго элемента ИЛИ, выход которого соединен с 5 -входом триггера запуска и через элемент задержки - с С - входом триггера запуска и со вторым входом третьего элемента И каждо- . го канала, выход третьего элемента И в каждом канале св зан с первым Rвходом триггера запроса и со вторым входом первого элемента ИЛИ, третьи эо входы первых элементов ИЛИ всех каналов св заны с инверсньвл выходом триггера запуска, выходы дешифратора дч за,чы ; лервь ми входами четвертых элементов И соответствующих каналов, 4:: выходы четвертых элементов И св заны СО в канёШе с первым К -входом триггера разрешени , второйR .-вход которого св зан с инверсным выходом триггера запроса своего канала, второй вход второго элемента ИЛИ канала св зан с выходом четвертого элемента И своего канала, выход второго элемента ИЛИ кангша соединен со вторым входом четвертого элемента И последующего кангша, выход второго элемента ИЛИ последнего канала св зан со вторым входом четвертого элемента И первого каналаБ -входы триггеров
Description
запроса и разрешени каналов соединены с входом логической- единицы устройства, вторыеR -входы триггеров
запроса каналов и R-вход триггера запуска соединены с входом сброса устройства}
Изобретение относитс к вычислительной технике, в частности к . ройствгил дл обслуживани запросов, и может йать использовано в многопроцессорной системе при работе не- скольких процессоров на ойцую пам ть.
Известно многоканальное устройство приоритета, содержащее в каждом канале элементы И, ИЛИ,триггер запроса и триггер разрешени , в котором обеспечиваетс работоспособность Ю процессоров, если какой-либо процессор вышел из стро и не сн л запрос на обслуживание ij .
Однако Данное устройство может работать только в режиме приоритета 15 и не имеет возможности переключатьс в режим последовательного опроса, что ограничивает его функциональные возможности..
В даНнсмк устройстве невозможно 20 также программно измен ть приоритет обслуживани процессоров.
Наиболее близким к изобретению по технической сущности и достигаемо- 25 му результату вл етс многоканаль- мое устройство приоритета, содержащее элемент ИЛИ, а в каждом канале триггер запроса, св занный входом с входом запроса канала, триггер ЗО разрешени , св занные-выходом с выходом разрешени канала, первый и второй элементы И и элемент ИЛИ. При этом инверсный выход триггера запроса св зан с первым входом первого элемента И, выход которого св зан с первым входом элемента ИЛИ, а выход элемента ИЛИ св зан со втором входом первого элемента И последующего канала и первым входом второго элемента И последунвдего канала, выход элемента ИЛИ последнего канала св зан со вторым входом первого элемента И первого канала.и с первым входом второго элемента И первого канала.Второй вход второго элемента И св зан с пр мым выходом триггера запроса своего канала, а выход второго элемента И св зан ,со входом триггера разрешени . Кроме того, данное устройство содер- 5(| жит счетчик, регистр и дешифратор, которые обеспечивают программную ycTaHOBKj /дисциплины обслуживани каналов
Одн. устройство имеет недостатки.i
Во-первых, при выходе из стро одного из процессоров, не сн вшего запрос на обслуживание, после обслуживани запросов других процессоров устройство приоритета переходит снова к обслуживанию данного процессора , на что затрачиваетс врем равное одному циклу обсллиивани . Вследствие этого снижаетс &лстродействие устройства приоритета.
Во-вторых, при по влении первого запроса на обслуживание в какомлибо из каналов происходит задержка во времени на формирование сигнала разрешени вследствие того, что сигнал разрешени формируетс под действием тактового импульса генератора , имеющего определенный период следстви импульсов, что также снижает быстродействие устройства.
В-третьих, устройство работает в основном в режиме последовательного опроса, а режим приоритета можно задать путем программного управлени временем ожидани с помощью имек цегос счетчика, при этом дисциплина обслуживани задаетс записью номера кода приоритета в регистр. Однако запись одной информации , в счетчик, а другой в регистр усложн ет управление устройством .
1 Целью изобретени вл етс повы шение быстродействи устройства и упрощение его управлени .
Поставленна цель достигаетс тем, что в многоканальное устройств приоритета;, содержащее регистр, дешифратор и первый элемент ИЛИ, а IB каждом канале - триггер запроса, триггер разрешени , первый и второй элементы И и первый элемент ИЛИ причем С-вход триггера запроса канала св зан с входом запроса своего канала, выход триггера разрешени канала св зан с выходом разрешени своего канала, инверсный выход триггера запроса канала св зан с первым входс 4 первого элемента И своего канала, выход первого элемента И канала св зан с первым первого элемента ИЛИ своего канала, выход первого элемента ИЛИ канала св зан со вторым входом первого
элемента И последующего канала и с первым входом второго элемента И последующего канала, второй ьход второго элемента И канала св зан с пр мым выходом триггера запроса своего канала, выход второго элемента И канала соединен с С-входом
триггера разрешени своего канала, вход установки кода дисциплины обслуживани устройства св зан с входом регистра, выход которого соединен со входом дешифратора, введены триггер запуска, элемент И, второй элемент ИЛИ и элемент задержки, а в каждом канале третий и четвертый элементы И, второй элемент ИЛИ и одновибратор, причем выход первого элемента ИЛИ последнего канала св зан с первым входом элемента И, второй вход которого св зан .с D-BXOдом триггера запуска и входом устанЪвки режима устрюйства, выход элемента И соединен с первым входом . первого элемента ИЛИ, второй вход первого элемента ИЛИ св зан с инверным выходс 4 триггера за,пуска, выход первого элемент ИЛИ соединен со вторым входом первого элемента И первого канала и с первым входом второго элемента И первого канала, в каждом канале выход триггера разрешени св зан с первым входом третего элемента И, первым входом второго элемента ИЛИ и входом одновибратора , выходы всех одновибраторов соединены с входами второго элемент ИЛИ, выход которого/соединен с Sвход М4 триггера запуска и через : элемент задержки - с С-входом триггера запуска и вторым входом третьего элемента И каждого канала, выход третьего-элемента И в каждом канале св зан с первым R -входом триггера запроса и со вторым входом первого элемента ИЛИ, третьи входы первых элементов ИЛИ всех каналов св заны с инверсньм выходом триггера запуска , выходы дешифратора св заны с первьми входами четвертых элементов И соответствунхцих каналов, выходы четвертых элементов И св заны в каждом канале с первым R-входом триггера разрешени , второй R-вход которого св зан с инверсным выходом триггра запроса своего канала, второй вход второго элемента ИЛИ канала соединен с .выходом четвертого элемента И своего канала, выход второго элемента ИЛИ канала св зан со вторым входом четвертого элемента И последук цего кангша, выход второго элемента ИЛИ последнего канала св зан со вторым входе четвёртого элемента И первого канала, О-.входы триггеров запроса и разрешение каналов соединены с входом логической единицы устройства, вторые R-входы
триггеров запроса каналов и R-вход триггера запуска соединены с входом сброса устройства.
На чертеже приведена схема устройства .
Устройство содержит N каналов. Каждый канал состоит из триггера 1 запроса, триггера 2 разрешени , элементов И 3-6, элементов ИЛИ 7,8, входа 9 запроса и выхода 10 разре0 шени , элемента И 11, элемента ИЛИ 12 и триггера 13 запуска, регистра 14, дешифратора 15, элемента ИЛИ 16, элемента 17 зaдepжки N одновибраторов i8, входа 19 установки режима устройства, входа 20 сброса уст5 ройства, входа 21 установки кода дисциплины обслуживани устройства. .
Устройство работает в одном из двух режимов: режиме приори-гета или
0 режиме последовательного опроса. Режим Предварительно устанавливаетс по входу 19. Сигнал логического нул на входе 19 соотвествует режиму приоритета , сигнал логической единица5 режиму последовательного опроса.
В режиме приоритета устройство работает следунадим образом.
В начальный момент, например при включении питани , импульсе логично-
0 кой единицы по входу 20 сбрасываютс триггер 1 всех кангшов и триггер .13. Сразу же сигналом логической единицы с инверсного выхода триггера
1происходит сброс триггера 2 в
5 каждом .
Сигнал логической единицы с инверсного выхода триггера 13 через элементы ИЛИ 7 распростран етс через все каналы и с вьЬсода 22 поступает на вход элемента И 11, который
0 закрыт сигнале логического нул по входу 19. Устройство готово к приему Запросов.Предположим , второй канал имеет наивысший приоритет. Дл этого в
5 регистр 14 по шине 20 записываетс OR, обеспечивающий формирование на втором выходе д аифратора 15 сигнала логического нул , а на остгшьных выходах дешифратора 15 - сигналов
0 логической.единицы. Самый низкий приоритет в этом случае имеет -первый канал (счита слева),
Прр поступлении запроса, например, только по входу 9-1 устгшавливаетс
5 . триггер 1 первого канала. Тогда элемент И 4 открываетс , вследствие чего сигналом логической единицы с его выхода устанавливаетс триггер
2и на выход 10-1 поступает сигнал
0 . Сигнал логической единицы с выхода триггера 2 первого кана а поступает также через элемент ИЛИ 8 на вход элемента И 6 второго канала. Однако этот элемент закрыт сигнгшом логического нул со второ- i
5
го выхода дешифратора 15, поэтому сигнал логической единицы не распростран етс по каналам до выхода 23.
Сигнал логической единицы с выхода триггера 2 первого канала поступает также на одновибратор 18-1, на выходе которого образуетс импул поступающий через элемент ИЛИ 16 на S-вход триггера 13 и вход элемента 17 задержки. При этом триггер . устанавливаетс в единицу и прекращаетс поступление сигнала логическ единицы черезэлемент ИЛИ 12.
Через определенное врем , определ емое временем обслуживани канала на выходе элемента 17 задержки по вл етс импульс, который поступает на входы элементов И 5 всех каналов Так как в данном случае осуществл етс обслуживание только первого канала, то открыт элемент И 5 первого канала и импульс с выхода элемента 17 задержки поступает на вход сброса триггера 1, который сигналом логической единицы со своего инверс ного выхода сбрасывает триггер 2,
ИмпульсС выхода элемента 17 по ступает также на С-вход триггера 13 На инверсном выходе триггера 13 образуетс сигнал логической единицы, который снова через элементы ИЛИ 7 распростран етс по каналам до выхода 22.
Если поступает запрос по какомулибо из каналов, то осуществл етс аналогичный цикл.
Предположим, например,, поступают одновременно запросы по нескольким каналам, при этом, как и ранее было указано, второй канал имеет наивысший приоритет. Устанавливаютс триггеры 1 каналов 1,11 и III и открываютс элементы И 4 этих каналов. Предположим, что сигнал логической единицы успевает поступить на С-вход триггеров 2 этих каналов и устанавливает их. Однако сигнал логической единицы с выхода триггера 2 второго канала распростран етс через элемент ИЛИ 8 и открытые элементы И 6 по всем каналам, начина с III и сбрасывает ранее установленные триггеры 2 этих каналов. Данный сигнал поступает на выход 23 последнего канала и далее через элемент И 6 канала I - на R-вход триггера 2 этого канала и сбрасывает его. Данный сигнал поступает также в канал II, однако не проходит через закрытый элемент И 6 этого канала.
Таким образом, сигнал разрешени образуетс только на выходе 10-11, По завершении цикла обслуживани канала II сигнал логической единицы с выхода элемента 17 задержки через элемент И 5 канала II сбрасывает
его триггер 1 и, соответственно, триггер 2 и поступает через элемент .ИЛИ 7 на входы элементов И 3,4 канала III, Так как в канале III имел место запрос, то оказываетс открытым элемент И 4 и устанавливаетс триггер 2 этого канала. Тогда сигна логической единицы с выхода этого триггера распростран етс через элемент ИЛИ 8 и открытые элементы И б последующих каналов до выхода 23 и далее в канал 1. Происходит сброс всех триггеров 2 каналов от IY до N-ro и канала I, обслуживаетс канал III.
Если снова поступает запрос по каналу II, то в следующий цикл получает разрешение на обслуживание канал II. Это происходит потому, что сигнал логической единицы с инверсного выхода триггера 13, распростран к цийс через элемент ИЛИ 7 по всем каналам, устанавливает триггер 2 канала II и триггерл 2 каналов, требующих обслуживани . Однако сигналом логической единицы выхода триггера 2 канала II через элемент ИЛИ 8 происходит сброс триггеров 2 всех каналов,кроме канала II. Последним может обслуживатьс канал I, имеющий:низший приоритет.
Если запросы не поступают, то триггер 13 остаетс сброшенным и сигнал логической единицы с его инверсного выхода распростран етс по каналам до выхода 22. Устройство находитс в режиме ожидани запросов .
В режиме последовательного опрос устройство работает следующим образом .
На входе 19 устанавливаетс сигнал логической единицы. Аналогичным образом, в начальный момент по вход 20 производитс сброс триггера 13 и триггеров 1 и 2 всех каналов. С выхода триггера 13 сигнал логической единицы распростран етс через элемент ИЛИ 12 в кансш I и через :эле «ент ИЛИ 7 по всем каналам до выход 22 и далее через открытый элемент И 11 и элемент ИЛИ 12 по замкнутому кольцу...
Предположим, канал II имеет наивысший приоритет, который устанавливаетс записью соответствующего кода в регистр 14, как было рассмотрено ранее. Самый низкий приоритет будет иметь канал I.
Если поступает запрос одновременно по каналам 1,11 и III, то аналогичным образом в первый цикл обслуживани разрешение получает кангш II. Аналогичным образом импульсом с выхода элемента ИЛИ 16 устанавливаетс триггер 13 и прекращаетс распространение сигнала через каналы
до выхода 22. По завершении цикла обслуживани импульс с выхода элемента 17 задержки поступает на С-вход триггера 13 и подтверждает его установленное состо ние, так как на D-входе триггера 13 присутствует сигнгш логической единицы. Таким образом, триггер 13 не сбрасываетс .
РЫпульс с выхода элемента 17 зат держки поступает через элемент И 5 канала 11 на вход сброса триггера 1 этого канала и сбрасывает его. Соответственно, сбрасываетс триггер 2 канала II. Импульс логической единицы с выхода элемента И 5 канала II поступает через элеМент ИЛИ 7 этого кангша в канал III требукщий обслуживани . Ансшогичным обраэст, осуществл етс цикл обслуживани канала III. Дгшее, если снова поступает запрос по каналу
IIи остаетс запрос в канале I, то с выхода элемента ИЛИ 7 канала
IIIсигнал логической единицы проходит по саналам до выхода 22 и дале через элементы И 11 и ИЛИ 12 поступает в канал I. Тогда устанавливаетс триггер 2 канала I. Так как элемент ИЗ канала I оказываетс закрытым, то сигнал с выхода элемента ИЛИ 12 не проходит в канал II.
Таким образом, в даннс к режиме происходит обслуживание запросов строго последовательно. Приоритетность обеспечиваетс только в случае одновременных запросов.
Если запросы не поступают, то сигнал логической единицы, образованный на выходе эл&хента ИЛИ 7 канала , обслуженного последним рас- простран етс по кольцу через элементы ИЛИ 7, ИЗ, И 11 и ИЛИ 12.
В режиме последовательного опроса триггер 13 участвует в формировании сигнала логической единицы, распростран ющейс по кольцу до выхода 22 только в первоначальный момент ожидани , а далее формирование этого сигнала происходит автоматически.
Применение изобретени позвол ет повысить быстродействие и упростить ;управление устройством.
Claims (1)
- МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА,содержащее регистр,дешифратор и первый элемент ИЛИ,а в каждом канале - триггер запроса,триггер разрешения; первый и второй элементыИ и первый элемент ИЛИ,причем С-вход триггера запроса канала связан с входом запроса своего канала, выход триггера разрешения канала связан с выходом разрешения своего канала, инверсный выход триггера запроса канала связан с первым входом первого элемента И своего канала, выход первого элемента И канала связан с первым входом первого элемента ИЛИ своего канала, выход первого элемента ИЛИ канала связан со вторым входом первого элемента И последующего канала и с первым входом второго элемента И последующего канала, второй вход второго элемента И канала связан с прямым выходом триггера запроса своего канала, выход второго элемента И канала соединен с С -входом триггера разрешения своего канала,/ вход установки кода дисциплины обслуживания устройства ’связан с входом регистра, выход которого соединен со входом дешифратора, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит триггер запуска, элемент И, второй элемент ИЛИ и элемент задержки, а в каждом канале третий и четвертый элементы И, второй эле мент ИЛИ и одновибратор, причем выход первого элемента ИЛИ последнего канала связан с первым входом элемента И, второй вход которого связан с D -входом триггера запуска и входом установки режима устройства,выход элемента И соединен с первым входом первого элемента ИЛИ,второй вход первого элемента ИЛИ связан с инверсным выходом триггера запуска,выход' первого элемента ИЛИ соединен со вторым входом первого элемента И первого канала и с первым входом второго элемента И первого канала, в каждом канале выход триггера разрешения связан с первым входом третьего элемента И, первым входом второго элемента § ИЛИ и входом одновибратора, выходы всех одновибраторов соединены с входами второго элемента ИЛИ, выход которого соединен с 5 -входом триггера запуска и через элемент задержки - с С - входом триггера запуска и с.о вторым входом третьего элемента И каждо- . го канала, выход третьего’ элемента И в каждом канале связан с первым R входом триггера запроса и со вторым входом первого элемента ИЛИ, третьи входы первых элементов ИЛИ всех каналов связаны с инверсньвл выходом триггера запуска, выходы дешифратора слязадщ ς дервцмц входами четвертых элементов И соответствующих каналов, выхода четвертых элементов И связаны в каждом канале с первым К-входом триггера разрешения, второйR -вход которого связан(с инверсным выходом триггера запроса своего канала, второй вход второго элемента ИЛИ канала связан с выходом четвертого элемента И своего канала, выход второго элемента ИЛИ канала соединен со Вторым входом четвертого элемента И последующего канала, выход второго элемента ИЛИ последнего канала связан со вторым входом четвертого элемента И первого каналаВ -входа триггеровI запроса и разрешения каналов соединены с входом логической- единицы устройства, вторыеR -входы триггеров108.0143 запроса каналов и R-вход триггера запуска соединены с входом сброса устройства;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823509864A SU1080143A1 (ru) | 1982-11-09 | 1982-11-09 | Многоканальное устройство приоритета |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823509864A SU1080143A1 (ru) | 1982-11-09 | 1982-11-09 | Многоканальное устройство приоритета |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1080143A1 true SU1080143A1 (ru) | 1984-03-15 |
Family
ID=21035131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823509864A SU1080143A1 (ru) | 1982-11-09 | 1982-11-09 | Многоканальное устройство приоритета |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1080143A1 (ru) |
-
1982
- 1982-11-09 SU SU823509864A patent/SU1080143A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР 567173, кл. G 06 F 9/46, 1975. 2. Авторское свидетельство СССР 656062, кл. G 06 F 9/46, 1977 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5195185A (en) | Dynamic bus arbitration with concurrent same bus granting every cycle | |
SU1080143A1 (ru) | Многоканальное устройство приоритета | |
SU1425636A1 (ru) | Устройство дл ввода информации | |
SU1495794A1 (ru) | Многоканальное устройство приоритета дл обслуживани запросов | |
SU1566350A1 (ru) | Устройство приоритета | |
SU1363208A2 (ru) | Устройство дл приоритетного подключени источников информации к магистрали | |
SU1434435A1 (ru) | Многоканальное устройство дл обработки запросов | |
SU1126961A2 (ru) | Устройство приоритета | |
SU1635213A1 (ru) | Устройство дл регенерации информации динамической пам ти | |
SU1124304A1 (ru) | Многоканальное устройство дл обслуживани запросов | |
SU1580386A1 (ru) | Многоканальное устройство дл подключени абонентов к общей магистрали | |
SU1130854A1 (ru) | Устройство дл ввода информации | |
SU1283765A1 (ru) | Многоканальное устройство приоритета | |
SU1037253A1 (ru) | Многоканальное устройство приоритета | |
SU1070551A1 (ru) | Устройство дл группового обслуживани запросов | |
RU1833875C (ru) | Многоканальное устройство приоритета | |
SU862142A2 (ru) | Многоканальное приоритетное устройство | |
SU976445A1 (ru) | Многоканальное устройство дл приоритетного управлени | |
SU1481763A1 (ru) | Многоканальное устройство циклического приоритета | |
SU868759A1 (ru) | Многоканальное устройство дл управлени очередностью обработки запросов | |
SU896624A1 (ru) | Многоканальное приоритетное устройство | |
SU1061149A1 (ru) | Устройство дл моделировани процесса обслуживани за вок с различными приоритетами | |
SU744573A1 (ru) | Многоканальное устройство дл управлени очередностью обработки запросов | |
RU1829033C (ru) | Устройство приоритета | |
SU1663611A1 (ru) | Устройство дл распределени задач между процессорами |