SU1067492A1 - Адаптер канал-канал - Google Patents

Abstract

1. АДАПТЕР КАНАЛ-КАНАЛ, СОСТОЯЩИЙ из двух полуадаптеров, в каждсм из которых выходы регистра команд через дешифратор команд соединены с первыми входами узла управлени , второй вход которого подключен к выходу узла сравнени  адресов , первые выходы узла управлени  непосредственно, а вторые выходы через регистр байта состо ни  соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управлени , а выходы - с третьими входами группы элементов ИЛИ другого полуадаптера, входы-выходы узла управлени  coejmнены с входами-выходами узла управ .лени  другого полуадаптера, четвертый выход узла управлени  подключен ко второму входу регистра команд, отличающийс  тем, что, с целью повышени  контролепригодности за счет обеспечени  контрол  адаптера канал-канал с помощью одной ЦВМ и/или переключени  на резервную ЦВМ, в каждый из полуадаптеров дополни ельно введены входной и выходной коммутаторы интерфейса, второй регистр адреса, коммутатор 1 1(:.А ЧЙ адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторьм входам полуадаптера, первые выходы - к третьим входам узла управлени , а вторые выходы ко вторым входам регистра команд, узла сравнени  адресов и буферного регистра, первые и вторые входы выходного коммутатора интерфейса соединены соответственно с п тьми выходами узла управлени  и с выходами группы элементов ИЛИ, а первые и вторые выходы - соответственно с первыми и ВТ01КЛ4И выходами полуадаптера , первые и вторые входы коммутатора адреса подключены соответственно к выходам первого и второ (Л го регистров адресов, а выходы к первы входам узла сравнени  ащресов и четвертым входам группы элементов ИЛИ, управл ющие входы вход- ного и выходного коммутаторов интерфейса совместно с управл ющими входом коммутатора адреса соединены с вторьм выходом регистра команд второго полуадаптера, а второй выход регистра команд подключен к управл ицим входам входного и выходного коммутаторов интерфейса и коммутатора адреса другого полуадаптера . 2. Адаптер поп.1, отличающийс  тем, что узел управлени  содержит входной дешифратор, триггеры состо ний, дешифс атор состо ний , выходной дешифратор, генератор синхросигналов, триггер ОКОНЧАНИЕ и триггер ОЖИДАНИЕ, причем первые , вторые и третьи входы входного дешифратора и первые, вторые, третьи, четвертые, п тые выходы выходного дешифратора  вл ютс  соответственно первьми, вторыми, третьими входами и первыми, вторыми, третьими, четвертыми и п тьми выходами узла, а

Description

четвертые входы входного дешифратора соединены с шестыми выходами выходного дешифратора, с выходами триггеров-ОКОНЧАНИЕ и ОЖИДАНИЕ и подключены к входам-выходам узла, выходы входного дешифратора подключены к соответствующим динамическим входам триггеров состо ний, вход синхронизации каждого из которвлх соединен с выходом генератора синхросигналов , а выхода - с соответствующими входами дешифратора состо ний , выходы которого подключены к п тым входам входного дешифратора и ко вторым входам выходного дешифратора, соединенного первыми входами с первыми, третьими и четвертыми входами входного дешифратора , а третьими входами - с шестыми входами входного дешифратора и с выходами триггеров ОЖИДАНИЕ и ОКОНЧАНИЕ, подключенных входами установки соответственно к седьгллм и восьмым выходам выходного д аиифратора, причем вход сброса триггера ОКОНЧАНИЕ подключен к дев тому выходу выходного дешифратора , а вход сброса триггера ОЖИДАНИЕ - ко входу-выходу узла .

Изобретение относитс  к вычислительной технике и может использоватьс  дл  св зи цифровых вычислительных машин (ЦВМ) в многомашинном вычислительном комплексе. Известны устройства, содержание регистры, формирователи, триггеры, элементы ИЛИ, блоки коммутации, предназначенные дл  сопр жени  ЦВМ многомашинных комплексов Cl и 21. Недостатком этих устройств  вл етс -то , что обмен информацией между ЦВМ производитс  под непосред ственньом управлением процессоров сопр гаемых ЦВМ, что значительно снижает производительность вьачислительного комплекса. Наиболее близким к предлагаемому  вл етс  адаптер канал-канал, содержащий буферный регистр, входам и выходом, подключенный к двум иден тичным блокам св зи с каналом, каждый из которых обслуживает канал, подключенный к нему через интерфейс ввода-вывода, и содержит узел входных сигналов, регистр команд, дешифратор команд, регистр адреса, узел сравнени  адресов, узел управлени , узел выходных сигнало в и регистр байта состо ни  СЗ. Тестовые и диагностические программы проверки известного адаптера приходитс  размещать в двух ЦВ)1, которые он сопр гает. Эти программы сильно св заны, что приводит к чрез мерному их усложнению. Существует возможность при тестировании подклю чать адаптер к двум каналам одной ЦВМ и производить диагностику с помощью программы этой ЦВМ. Но в этом случае проверка адаптера св зана с механической перекоммутацией разъем и, как следствие, увеличением времени ремонта. При обнаружении f eисправности в одной из ЦВМ переключение на резервную ЦВМ также св зано с механической перекс имутацией разъемов . Таким образом, недостатком известных устройств  вл ютс  большие потери времени при поиске неисправностей и переключении на резервную ЦВМ. Цель изобретени  - расширение функциональных возможностей путем обеспечени  контрол  адаптера канал-канал с помощью диагностических программ; только одной из ЦВМ, вход щих в вычислительный комплекс и/или обеспечени  переключени  на 1:)езервную ЦВМ без механической перекоммутации разъемов. Поставленна  цель достигаетс  тем, что в адаптер канал-канал, состо щий из двух полуадаптеров, в каждом и;з которых выходы регистра команд через дешифратор команд соединены с первыми входами узла управлени , второй вход которого подключен к выходу узла сравнени  адресов, первые выходы узла управлени  непосредственно, а вторые выходы через регистр байта состо ни  соединены соответственно с перВ111МИ и вторыми входами группы элементов ИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управлени , а выходы - с третьими входами группы элементов ИЛИ другого полуадаптера, входы-выходы узла управлени  соединены с входами-выходами узла управлени  другого полуадаптера, четвертый выход узла управлени  подключен ко второму входу регистра команд, в ка одый из полуадаптеров дополнительно введены входной и выходной кo 1yтaтopы интерфейса, второй регистр адреса, коммутатор адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторым входам полуадаптера, первые выходы - к треим входам узла управлени , а вторые ВЕлходы - ко вторым входам регистра команд, узла сравнени  адресов и буферного регистра, первые и вторые входы выходного коммутатора интерфейса соединены соответственно С п тыми выходами узла управлени  и с выходами группы элементов ИЛИ, а первые и вторые выходы - соответственно с первыми и вторьми выходами полуадаптера, первые и вторые входы коюлутатора адреса подключены соответственно к выходам первого и второго регистров адресов, а выходы - к первым входам узла сравнени  адресов и четвертым входам группы элементов ИЛИ, управл ющие входы входного и выходного коммутаторов интерфейса совместно с управл к цими входом коммутатора адреса соединены с вторым выходом регистра команд второго полуадаптера , а второй выход регистра команд подключен к управл ющим входам вход ного и выходного коммутаторов интерфейса и коммутатора адреса другого полуадаптера.

Кроме того, узел управлени  полуадаптера содержит входной дешифратор , триггеры состо ний, дншифратор состо ний, выходной дешифратор, генратор синхросигналов, триггер ОКОНЧАНИЕ и триггер ОЖИДАНИЕ, причем первые, вторые и третьи входы входного дешифратора и первые, вторые, третьи, четвертые, п тые выходы выхного дешифратора  вл ютс  соответственно первыми, вторыми, третьими входами и первыми, вторыми, третьим четве)ртыми, п тыми выходами узла, а четвертые входы входного дешифратора соединены с шестыми выходами выходного дешифратора, с выходами триггеров ОКОНЧАНИЕ и ОЖИДАНИЕ и поключены к входагм-выходам узла, выходы входного дешифратора подключены к соответствующим динамическим входам триггеров состо ний, вход синхронизации каждого из которых соединен с выходом генератора синхросигналов , а выходы - с соответствующими входами дешифратора состо ний , выходы которого подключены к п тым входам входного дешифратора и ко вторым входам выходного дешифратора , соединенного первыми входами с первыми, третьими и четвертыми входами входного дешифратора, а третьими входами - с шестьми входами входного дешифратора и с выходами триггеров ОЖИДАНИЕ и ОКОНЧАНИЕ , подключенньЕС входами установки соответственно к седьмым и восьмым выходам дешифратора, причем вход сброса триггера ОКОНЧАНИЕ подключен к дев тому выходу выходного дешифратора, а вход сброса триггера ОЖИДАНИЕ - ко входувыходу узла.

На фиг.1 приведена функциональна  схема адаптера канал-канал; на фиг.2 - функциональна  схема узла упр авлени  адаптера канал-канал .

Адаптер канал-канал состоит из

|двух полуадаптеров 1 и 2, каждый из которых содержит регистр команд 3, дешифратор команд 4, первый регистр адреса 5, узел сравнени  адресов б, узел управлени  7, группу элементов ИЛИ 8, регистр байта состо ни  9, буферный регистр Ю, входной 11 и выходной 12 KONwyTaTOры интерфейса, второй регистр адреса 13, коммутатор адресов 14, первые и вторые входы полуадаптера (дл  полуадаптера 1 соответственно шины 15 и 17, дл  полуадаптера 2 16 и 18), первые и вторые выходы полуадаптера (дл  полуадаптера 1 шины 19 и 21, дл  полуадаптера 2 шины 20 и 22). Полуадаптеры св заны между собой сигналами управлени . Адаптер канал-канал св зан с сопр гаемьвли каналами ввода-вывода с помощью шин каналов 15 и 16 и/или

17 и 16 и/или 15 и 18 и шин абонентов

19 и 20 и/или 21 и 20 и/или 19 и 22.

Регистр команд 3 и дешифратор команд 4 предназначены соответственно дл  хранени  и расшифровки кода команды канала. Первый регистр гщреса 5 хранит адрес полуадаптера, присвоенный ему в системе (рабочий режим работы), второй регистр адреса 13 хранит адрес полуадаптера, присвоенный ему в тестовом режиме или в канале ввода-вывода резервной ЭВМ Регистры адресов 5 и 13 могут быть выполнены в виде тумблерного регистра . Коммутатор адресов 14 в зависимости от сигнала на его управл ющем входе передает на первые входы узла сравнени  адресов 6 адре полуадаптера, хран щийс  в первом регистре адреса 5 или во втором регистре адреса 13. Узел сравнени  адресов 6 производит сравнение ад .реса, полученного от канала, с адрессш полуадаптера.

Узел управлени  полуадаптера состоит из входного дешифратора 23, триггеров состо ний 24-28, дешифратора состо ний 29, выходного дешифратора 30, генератора синхросигналов 31, триггера ОКОНЧАНИЕ 32, триггера ОЖИДАНИЕ 33. Входной дешифратор 23 в зависимости от сигналов управлени  от ка нала, поступающих с выхода входног коммутатора 11, сигналов, поступаю щих с выходов дешифратора команд 4 узла сравнени  адресов 6, входа-вы хода узла управлени  смежного полу адаптера, и сигналов с выхода дешифратора состо ний 29 и триггеров ОКОНЧАНИЕ 32 и ОЖИДАНИЕ 33 формиру ет сигналы, поступающие на динамические входы триггеров состо ний 24-28, Изменение состо ний триггеров 24-28 происходит по синхросигна лам генератора 31, Дешифратор состо  ний 29 дешифрирует состо ни  триггеров 24-28. В зависимости от выходных сигналов дешифратора состо ний 29 и сигналов на входах-выходах узла управлени  выходнйй дешифратор 30 формирует на вьлкодах узла управлени  сигналы, поступающие на входы выходного коммутатора 12, .группы элементов ИЛИ ..8, регистрс1 байта состо ни  9, буферного регист ра 10, регистра команд 3, входы-выходы узла управлени  7 смежного полуадаптера , обеспечивающие работу адаптера по заложенному алгоритму. По выходным сигналам узла управлени  7 в регистре байта состо ни  9 формируетс  байт состо ни  полуадаптера . Буферный регистр 10 предназначен дл  хранени  информации, передаваемой через адаптер канал-канал . Группа элементов ИЛИ 8 предназначена дл  коммутации информации , передаваемой по информационным шинам абонента в канал. Входной коммутатор интерфейса 11 служит дл  подключени  полуадаптера К информационным и управл ющим шинам одного из двух каналов (шины 15 и 17). Выходной коммутатор интерфей са 12 служит дл  подключени  информационных и управл ющих шин абонента к одному из двух каналов (шины 19 и 21) . Различны схемы подключени  адаптера канал-канал, обеспечивакедего автономный контроль ЦВМ 1 и ЦВМ 2 вЕлчислительного комплекса, и переключение на резерв. Работает адаптер канал-канал i следующим образом. Режим работы полуадаптера (рабочий , контрол  или переключени  на резерв) задаетс  с помощью одного разр да в коде команды смежного полуадаптера ( оговоренного в системе команд адаптера канал-канал). Один из каналов ввода-вывода  вл етс  в дущим, он и задает режим работы смежного полуадаптера в исходном положении значение управл ющего разр да в регистре команд 3 каждого полуадаптера нуле вое, что соответствует рабочей схеме подключени  адаптера каналканал (к каналу 1 ЦВМ 1 и каналу 1 ЦВМ 2) . ВедуЕаий канал ввода-вывода (например , канал 1 ЦВМ 1) производит начальн;ло выборку адаптера. При этом адрес от канала по шинам 15 поступает через входной коммутатор интерфейса 11 в узел сравнени  адресов 6 дл  сравнени  с адресом полуадаптера, хран щимс  в первом регистре адреса 5. Результат сравнени  адресов поступает в узел управлени  7. Бели адреса совпадают, из регистра адреса 5 через коммутатор адресов 14, группу элементов ИЛИ 8 и выходной коммутатор интерфейса 12 на информационные шины абонента 19 выдаетс  адрес полуадап тера . Канал 1 ЦВМ 1 .сравнивает адрес , полученный от адаптера7 с адресом , ранее выданным на шины канала 15, и при их совпадении вьщает на шины 15 код команды обмена, который через входной коммутатор интерфейса 11 поступает в регистр команд 3, и расшифрювываетс  дешифратором команд 4. Управл кщий разр д кода команды с второго выхода регистра команд 3 поступает на управл ющие входы коммутатора адреса 14, входного коммутатора интерфейса 11 и В)Ыходного коммутатора интерфейса 12 смежного полуадаптера 2. В рабочем режиме значение этого разр да равно О и полуадаптер 2 подключен к шинам 16 и 20, т.е. соединен с линией интерфейса канала 1 ЦВМ 2. Если канал 1 ЦВМ 1 задает контрольный режил:: работы, то значение управл ющего разр да в коде команды равно 1, при наличии единичного сигнала на втором выходе регистра команд 3 первого полуадаптера 1 полуадаптер 2 подключаетс  к шинам 18 и 22, т.е. к линии интерфейса канала 2 ЦВМ 1. Сигнал1а с выхода дешифратора команд 4 поступают на входы узла управлени  7. После расшифровки команды канала 1 ЦВМ 1, требующей соответствующей команды канала 1 ЦВМ 2 (при задании рабочего режима) или канала 2 liBM 1 (при задании тестового режима) первый полуадаптер 1 помещает код команды в буферный регистр 10 и выдает сигнал ожидани  согласовани , который поступает во второй полуадаптер 2. Последний выдает в канал, к которому он подключен байт состо ни  с указателем ВНИМАНИЕ , в ответ на который канал посылает в полуадаптер 2 команду уточнени  состо ни . По команде уточнени  состо ни  полуадаптер 2 передает каналу содержимое буферного регистра 10 первого полуадаптера 1, т.е. команду, присланную каналом ЦВМ 1. Программа канала 1 ЦВМ 2 (в рабоче режиме) или канала 2 ЦВМ 1 (в конт рольном режиме) определ ет, кака  манда должна быть послана в полу ,адаптер 2 и посылает ее. Если команды согласованы (команда записи согласуетс  с командой считывани  и наоборот), полуадаптер 2 посылае в узел управлени  7 первого полуадаптера 1 сигнал подтверждени  согласовани , после чего оба полуадаптера совместно выполн ют команды обмена. При этом байт инфо|рмации , полученный от канала вводавывода , производ щего запись, поме щаетс  в буферный регистр 10 подкл ченного к нему полуадаптера, в смежный полуадаптер посыпаетс  сиг нал готовности, по которому тот производит передачу в сопр женный с ним канал этого байта инфо  хацию через группу злементов ИЛИ 8 и выходной коммутатор 12, в первый полуадаптер выдаетс  сигнал подтверж дени  приема инфоЕ ации. При проверке адаптера с псмОщью ЦВМ 2 ведущим каналом  вл етс  канал I ЦВМ 2, подключенный через шины 16 и 20 к полуадаптеру 2. А по единичному значению управл ющего разр да в коде команды канал управл етвходньм коммутатором интерфейса 11, выходишь кс «мутатором интерфейса 12 и коммутаторе адгМ .

I . г П- .| И1|«в

13 21

:1

Jl г

:rj L

ГфW 22

Фиг.1 раса 14 полуадаптера 1, подключа  полуадаптер 1 к шинам 17 и 21,,т.е; к каналу 2 ЦВМ 2. При переключении на резерв к каналу 1 ЦВМ 3 при неисправности канала 1 ЦВМ 1, первый 5 и второй 13 регистры адресов хран т адрес полуадаптера дл  ЦВМ 1 и ЦВМ 3 дл  полуадаптера 1, дл  ЦВМ 2 и ЦВМ 3 дл  полуадапт ра 2. При обнаружении не- исправности в ЦВМ 1 канал 1 цЬ11 2 вводит в адаптер команду с единичным значением управл ющего разр да в коде команды, который осуществл ет подключение полуадаптера 1 к каналу 1 ЦВМ 3. Аналогичные действи  производ тс  со стороны канала 1 ЦВМ 1 при .обнаружении неисправности по ЦВМ 2. Таким образом предложенный адаптер канал-канал в отличие от известных устройств обладает более широкими функциональными возможност ми: обеспечивает возможность контрол  адаптера канал-канал с помощью одной 1ЩМ, вход щей в вычислительный комплекс без механической перекоммутацйи разъемов и/или переключени  на резервную ЦВМ без механической перекоммутации разъемов, построение вычислительного ксилплекса из четырех lB3f4, кажда  из которых способна производить обмен с двум  другими .

TI 24Г

}-

72

fffn6 25

Ofnii -

2J

h М

TJ 26

-

ffm 8

нежного oflyaffanmepa

Tf 27

-

31

К9 J

30

К денежного

fffPHyeffffe no/iyo infn

-Ч

J2

вкШцие

- 33

Ё

Claims (2)

1. АДАПТЕР КАНАЛ-КАНАЛ, состоящий из двух полуадаптеров, в каждом из которых выходы регистра команд через дешифратор команд соединены с первыми входами узла управления, второй вход которого подключен к выходу узла сравнения адресов, первые выходы узла управления непосредственно, а вторые выходы через регистр байта состояния соединены соответственно с первыми и вторыми входами группы элементов ИЛИ, третьи входы которой подключены к выходам буферного регистра другого полуадаптера, первые входы буферного регистра соединены с третьими выходами узла управления, а выходы - с третьими входами группы элементов ИЛИ другого полуадаптера, входы-выходы узла управления соединены с входами-выходами узла управления другого полуадаптера, четвертый выход узла управления подключен ко второму входу регистра команд, отличающийс я тем, что, с целью повышения контролепригодности за счет обеспечения контроля адаптера канал-канал с помощью одной ЦВМ и/или переключения на резервную ЦВМ, в каждый из полуадаптеров дополнительно введены входной и выходной коммутаторы интерфейса, второй регистр адреса, коммутатор адресов, причем первые и вторые входы входного коммутатора интерфейса подключены соответственно к первым и вторьм входам полуадаптера, первые выходы - к третьим входам узла управления, а вторые выходы ко вторым входам регистра команд, узла сравнения адресов и буферного * регистра, первые и вторые входы выходного коммутатора интерфейса соединены соответственно с пятыми выходами узла управления и с выходами группы элементов ИЛИ, а первые и вторые выходы - соответственно с первыми и вторыми выходами полуадаптера, первые и вторые входы коммутатора адреса подключены соответ- $ ственно к выходам первого и второго регистров адресов, а выходы к первый входам узла сравнения адресов и четвертым входам группы элементов ИЛИ, управляющие входы вход— ного и выходного коммутаторов интерфейса совместно с управляющими входом коммутатора адреса соединены с вторыл выходом регистра команд второго полуадаптера, а второй вы'ход регистра команд подключен к управляющим входам входного и выходного коммутаторов интерфейса и коммутатора адреса другого полуадаптера .

2. Адаптер по п.1, отличающийся тем, что узел управления содержит входной дешифратор, триггеры состояний, дешифратор состояний, выходной дешифратор, генератор синхросигналов, триггер ОКОНЧАНИЕ и триггер ОЖИДАНИЕ, причем первые, вторые и третьи входы входного дешифратора и первые, вторые, третьи, четвертые, пятые выходы выходного дешифратора являются соответственно первыми, вторыми, третьими входами и первыми, вторыми, третьими, четвертыми и пятыми выходами узла, а

SU-..1067492 четвертые входы входного дешифратора соединены с шестыми выходами выходного дешифратора, с выходами триггеров'ОКОНЧАНИЕ и ОЖИДАНИЕ и подключены к входам-выходам узла, выходы входного дешифратора подключены к соответствующим динамическим входам триггеров состояний, вход синхронизации каждого из которых соединен с выходом генератора синхросигналов, а выхода - с соответствующими входами дешифратора состояний, выходы которого подключены к пятым входам входного дешифратора и ко вторым входам выходного дешифратора, соединенного первыми входами с первыми, третьими и четвертыми входами входного дешифратора, а третьими входами - с шестыми входами входного дешифратора и с выходами триггеров ОЖИДАНИЕ и ОКОНЧАНИЕ, подключенных входами установки соответственно к седьмым и восьмым выходам выходного дешифратора, причем вход сбро са триггера ОКОНЧАНИЕ подключен к девятому выходу выходного дешифратора, а вход сброса триггера ОЖИДАНИЕ - ко входу-выходу узла.

<