SU1059569A1

SU1059569A1 - Multiplying device

Info

Publication number: SU1059569A1
Application number: SU823416209A
Authority: SU
Inventors: Владимир Васильевич Витер; Александр Иванович Аспидов; Анатолий Васильевич Гурьянов; Валентин Александрович Мищенко; Сергей Михайлович Терешко
Original assignee: Минское Высшее Инженерное Зенитное Ракетное Училище Пво; Предприятие П/Я М-5339
Priority date: 1982-03-29
Filing date: 1982-03-29
Publication date: 1983-12-07

Abstract

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ , содержащее п ть умножителей и сумматор, причем входы младших разр дов первого сомножител устройства соединены с первыми группами входов первого, второго и третьего умножителей, входы старших разр дов первого сомножител устройства соединены с первыми группами входов четвертого и п того умножителей, входы младших разр дов второго сомножител устройства подключены к вторым группам входов первого, второго и четвертого умножителей, входы старших разр дов второго сомножител устройства подключены к вторым группам входов третьего и п того умножителей , выходы первого умножител соединены с выходами младших разр дов результата устройства, выходы второго, третьего, четвертого и п того умножителей подключены соответственно к первой, второй, третьей и четвертой группам входов сумматора, выходы которого соединены с выходами старших разр дов результата устройства, отличающеес тем, что, с целью повышени быстродействи , оно содержит первый, второй и третий умножители с коррекцией, причем перва , втора и треть группы входов первого умножител с коррекцией соединены соответстбенно с входами младших разр дов первого сомножител , входами старших разр дов . второго сомножител и входами младших разр дов первого сомножител устройства, перва группа информационных входов второго умножител с коррекцией соединена с входами старших разр дов первого сомножител устройства, втора и треть группы информационных входов второго умножител с коррекцией соединены с входами младших разр дов второго сомножител устройства, перва и втора группы информационных входов третьего умножител с коррекцией соединены с входами старших разр дов соответственно (Л первого и второго сомножителей устройства, треть и четверта группы информационных входов третьего умножител с коррекцией подключены к входам старших разр дов соответственно второго и первого сомножителей устройства, первый управл ющий вход устройства и вход сл самого старшего разр да первого сомножител устройства подключены со00 ответственно к первым и вторым О1 управл гацим входам второго, и третьо его умножителей с коррекцией, второй управл ющий вход устройства со и вход самого старшего разр да второго сомножител подключены соответственно к первому и второму управл ющим входам первого умножител с коррекцией и третьему и четвертому управл ющим входам третьего умножител с коррекцией, выходы первого, второго и третьего умножителей с коррекцией подключены соответственно к п той, шестой и седьмой группам входов сумматора. 2, Устройство по п. 1, о т л и чающеес тем, что i-и умножитель с коррекцией (, 2)1. A DEVICE FOR MULTIPLICATION, containing five multipliers and an adder, with the inputs of the lower bits of the first factor of the device connected to the first groups of inputs of the first, second and third multipliers, the inputs of the higher bits of the first factor of the device connected to the first groups of inputs of the fourth and fifth multipliers , the inputs of the lower bits of the second device multiplier are connected to the second groups of inputs of the first, second and fourth multipliers, the inputs of the higher bits of the second factor of the device are connected to the third groups of inputs of the third and fifth multipliers, the outputs of the first multiplier are connected to the outputs of the lower bits of the device result; the outputs of the second, third, fourth and fifth multipliers are connected to the first, second, third, fourth groups of the adders, the outputs of which are connected to the outputs the higher bits of the result of the device, characterized in that, in order to increase speed, it contains the first, second and third multipliers with correction, with the first, second and third groups of inputs of the first The multiplier with correction is connected respectively with the inputs of the lower order bits of the first factor, the inputs of the higher order bits. the second multiplier and the inputs of the lower bits of the first multiplier of the device, the first group of information inputs of the second multiplier with the correction connected to the inputs of the higher bits of the first multiplier of the device, the second and third groups of information inputs of the second multiplier with the correction connected to the inputs of the lower digits of the second multiplier of the device, the first and the second group of information inputs of the third multiplier with correction are connected to the inputs of the higher bits, respectively (L of the first and second factors The devices, the third and fourth groups of information inputs of the third multiplier with correction are connected to the higher-order inputs of the second and first device multipliers, the first control input of the device and the input of the most significant bit of the first factor of the device are connected respectively to the first and second O1 control the inputs of the second, and the third of its multipliers with correction, the second control input of the device co and the input of the most significant bit of the second factor are connected respectively to the first and the second control inputs of the first multiplier with the correction and the third and fourth control inputs of the third multiplier with the correction, the outputs of the first, second and third multipliers with the correction are connected to the fifth, sixth and seventh groups of inputs of the adder, respectively. 2, The device according to claim 1, which is i and multiplier with correction (, 2)

Description

содержит узел умножени , коммутатор и вычитатель, причем перва и втора группы входов узла умножени соединены с первой и второй группами информационных входов.умножител соответственно, а выходы подключены к входам уменьшаемого вычитател , выходы которого вл ютс выходами умножител , а входы вычитаемого соединены с выходами коммутатора, информационные входы которого подключены к третьей группе информационных входов умножител , а управл ющие входы - к первому и второму входам умножител .contains a multiplication node, a switch and a subtractor, the first and second groups of inputs of the multiplying node are connected to the first and second groups of information inputs of the multiplier, respectively, and the outputs are connected to the inputs of the decremented subtractor, the outputs of which are outputs of the multiplier, and the inputs of the subtracted are connected to the outputs of the switch The information inputs of which are connected to the third group of information inputs of the multiplier, and the control inputs to the first and second inputs of the multiplier.

3. Устройство по п. 1, О т л и чающеес тем, что третий умножитель с коррекцией содержит узел умножени два коммутатора и вычитатель, причем перва и втора группы входов узла умножени соединены с первой и второй группйми информационных входов умножител соответственно, а выходы подключены к-входам уменьшаемого вычитател , выходы которого вл ютс выходами умножител , а входы первого и второго вычитаемых соединены соответственно с выходами первого и второго коммутаторов, информационные входы которых соединены соответственно с третьей и четвертой группами информационных входов умножител , управл ющие входы первого коммутатора подключены к первому и второму управл ющим входам умножител , третий и четвертый управл ющие входы которого подключены к управл ющим входам второго коммутатора .3. The device according to claim 1, T l and that the third multiplier with correction contains a multiplying node two switches and a subtractor, the first and second groups of inputs of the multiplying node are connected to the first and second groups of multiplier information inputs, respectively, and the outputs are connected To-inputs of the reduced subtractor, the outputs of which are the outputs of the multiplier, and the inputs of the first and second subtracted are connected respectively to the outputs of the first and second switches, the information inputs of which are connected respectively to the third and the fourth group of information inputs of the multiplier, control inputs of the first switch connected to first and second control input of the multiplier, third and fourth control inputs which are connected to the control inputs of the second switch.

Изобретение относитс к вычисли тельной технике и может быть использовано при построении быстродействующих вычислительных машин. Известно устройство дл умножеНИН , содержащее декодирующий блок, п ть мультиплексоров, блок сдвигаи группу сумматоров, выходы которы соединены с выходами устройства, фсоды - с входами сигналов управлени режимами работы устройства и с выходами мультиплексоров, входы которых подключены к входам устройства , на которые подаютс разр ды множимого и множител Cl3Недостатком указанного устройства вл етс малое быстродействие Наиболее близким к предлагаемо .му вл етс устройство дл умножени , содержащее п ть Змножителей и сумматор, причем входы младших р р дов первого сомножител устройства соединены с первыми группами входов первого, второго и третьего умножителей, входы старших разр до первого сомножител устройства соединены с первыми группами входов четвертого и п того умножителей, входы младших разр дов второго сомножител устройства подключены к вторым группам входов первого, второго и четвертого умножителей, входы старших разр дов второго сомножител устройства подключены к вторым группам входов третьего и п того умножителей, выходы перво умножител соединены с выходами младших разр дов результата устройства , выходы второго, третьего. четвертого и п того умножителей подключены соответственно к первой, второй, третьей и четвертой группам входов сумматора,, выходы которого соединены с выходами старших разр дов результата устройства СзХ Недостатком известного устройства дл умножени вл етс низкое быстродействие . Цель изобретени - повышение быстродействи устройства дл умножени . Поставленна цель достигаетс тем, ЧТО в устройство дл умножени , содержащее п ть умножителей и сумматор , причем входы младших разр дов первого сомножител устройства соединены с первыми группами входов первого, второго и третьего умножителей , входы старших разр дов первого сомножител устройства соединены с первыми группами входов четвертого и п того умножителей, входы младших разр дов второго сомножител устройства подключены к вторьзм группам входов первого, второго и четвертого умножителей, входы старших разр дов второго сомножител устройства подключены к вторым группам входов третьего и п того умножителей, выходы первого умножител соединены с выходами младших разр дов результата устройства, выходы второго, третьего, четвертого и п того умножителей подключены соответственно к первой, второй, третьей и четвертой группам входов сумматора, выходы которого соединены с выходами старших разр дов результата устройства, введены первый, второй и третий умножители с коррекцией, причем перва , втора и треть группы входов первого умножител с коррекцией соединены соответственно с входами младших разр дов первого сомножител , входами старших разр див второго сомножител и входами младших разр дов первого сомножител устройства , перва группа информационных входов второго умножител с коррек ей соединена с входами старших раз р дов первого сомножител устройства , втора и треть группы информационных входов второго умножи тел с коррекцией соединены с входами младших разр дов второго сомножител устройства, перва и- вто ра группы информационных входов третьего умножител с коррекцией соединены с входами старших разр дов соответственно первого и второго сомножителей устройства, треть и четверта группы информационных вхрдов третьего умножител с коррекцией подключены к входам старших разр дов соответственно второго и первого сомножителей устройства, первый управл ющий вход устройства и вход самого стар шего разр да первого сомножител устройства подключены соответствен к первым и вторым управл ющим входам второго и третьего умножителей с коррекцией, второй управл ющий вход устройства и вход самого страшего разр да второго сомножител подключены соответственно к первому и второму управл ющим вх дам первого умножител с коррекцие и третьему и четвертому управл ющим входам третьего умножител с коррекцией, выходы первого, второго и третьего умножителей с коррекцией подключены соответственно к п той, шестой и седьмой группам входов сумматора. Кроме Torpf i-й умножитель с коррекцией (Л. 1,2) содержит узел умножени , коммутатор и вычитател причем перва и втора группы вхо дов узла умножени соединены с первой и второй- группами информационных входов умножител соответ ственно, а выходы подключены к входам уменьшаемого вычитател , выходы которого вл ютс выходами умножител , а входы вычитаемого соединены с выходами коммутатора, информационные входы которого подключены к третьей группе инфор мационных входов умножител , а управл ющие входы - к первому и второму управл ющим входам умножител . Третий умножитель с коррекцией содержит узел умножени , два коммутатора и вычитатель, причем перва и втора группы входов узла умножени соединены с первой и второй группой информационных входов умножител соответственно, а выходы подключены к входам уменьшаемого вычитател , выходы которого вл ютс выходами умножител , а входы первого и второго вычитаемых соединены соответственно с выходами первого и второго коммутаторов, информационные входы которых соединены соответственно с третьей и четвертой группами информационных входов умножител , управл ющие входы первого коммутатора подключены к первому и второму управл ющим входам умножител , третий и четвертый управл ющие входы которого подключены к управл ющим входам второго коммутатора. На фиг. 1 изображена структурна схема устройства дл умножени восьмиразр дных операндов, где обозначены первый, второй, третий, четвертый и п тый умножители 1-5 соответственно; первый, второй и третий умножители б - 8 с коррекцией соответственно; сумматор 9; соответственно входы 10 и 11 младших и старших разр дов первого сомножител ; соответственно входы 12 и 13 младших и старших разр дов второго сомножител ; соответственно первый и второй управл ющие входы 14 и 15 устройства; соответственно выходы 16 и 17 младших и старших разр дов результата умножени ; входы 18 и 19 самых стар- ших разр дов соответственно первого и второго сомножителей. На фиг. 2 изображена структурна схема i-го (,r 2) умножител с коррекцией, где обозначены узел 20 умножени ,.коммутатор 21, вычитатель 22. На фиг. 3 изображена структурна схема третьего умножител с коррекцией, где показаны узел 23 умножени , -первый коммутатор 24, второй коммутатор 25, вычитатель 26. Устройство дл умножени работает следующим образом. Устройство дл умножени с помощью управл ющих сигналов на первом -управл ющем входе 14 (CSA) Я втором управл ющем входе 15 (CSB) может перемножать двойч 1ые числа как в пр мых, так и в дополнительных кодах (таблица).The invention relates to computing technology and can be used in the construction of high-speed computers. It is known a device for multipliers, a decoding unit, five multiplexers, a shift unit and a group of adders, the outputs of which are connected to the outputs of the device, the diodes - to the inputs of the control signals of the operating modes of the device and to the outputs of the devices that are connected to the device. The multiplier and the multiplier Cl3. The disadvantage of this device is the low speed. The closest to the proposed one is a multiplication device containing five multipliers and an adder, than the inputs of the lower rows of the first device multiplier are connected to the first groups of inputs of the first, second and third multipliers, the inputs of the higher bits to the first factor of the device are connected to the first groups of inputs of the fourth and fifth multipliers, the inputs of the lower digits of the second multiplier of the device are connected to the second groups the inputs of the first, second, and fourth multipliers, the inputs of the higher bits of the second device multiplier are connected to the second groups of inputs of the third and fifth multipliers, the outputs of the first multiplier are sockets Dineny with the outputs of the lower bits of the result of the device, the outputs of the second, third. the fourth and fifth multipliers are connected respectively to the first, second, third and fourth groups of inputs of the adder, the outputs of which are connected to the outputs of the higher bits of the result of the C3X device. The disadvantage of the known multiplication device is its low speed. The purpose of the invention is to increase the speed of the multiplier. The goal is achieved in that a multiplying device containing five multipliers and an adder, the lower order inputs of the first device multiplier are connected to the first input groups of the first, second and third multipliers, and the high order inputs of the first multiplier device are connected to the first input groups. the fourth and fifth multipliers, the inputs of the lower digits of the second device multiplier are connected to the second groups of inputs of the first, second, and fourth multipliers, the inputs of the higher digits of the second with the multipliers of the device are connected to the second groups of inputs of the third and fifth multipliers, the outputs of the first multiplier are connected to the outputs of the lower bits of the device result, the outputs of the second, third, fourth and fifth multipliers are connected respectively to the first, second, third and fourth groups of inputs of the adder, outputs which are connected to the outputs of the higher bits of the result of the device, introduced the first, second and third multipliers with correction, with the first, second and third groups of inputs of the first multiplier with the correction of the com Inen, respectively, with the inputs of the lower bits of the first factor, the inputs of the higher bits of the second factor, and the inputs of the lower bits of the first factor of the device, the first group of information inputs of the second multiplier with the correction are connected to the inputs of the higher orders of the first factor of the device, the second and third groups of information the inputs of the second multiplied bodies with correction are connected to the inputs of the lower order bits of the second device multiplier, the first group of information inputs of the third multiplier with corrections it is connected to the inputs of the higher bits of the first and second factors of the device, respectively, the third and fourth groups of information fields of the third multiplier with the correction are connected to the inputs of the higher bits of the second and first factors of the device, respectively, the first control input of the device and the input of the oldest bits of the first the device multipliers are connected respectively to the first and second control inputs of the second and third multipliers with a correction, the second control input of the device and the input of the reg are itself its bits of the second multiplier are connected respectively to the first and second control inputs of the first multiplier with correction and the third and fourth control inputs of the third multiplier with correction, the outputs of the first, second and third multipliers with correction are connected to the fifth, sixth and seventh groups respectively the inputs of the adder. In addition to Torpf, the i-th multiplier with correction (L. 1.2) contains a multiplication node, a switch and a subtractor, the first and second groups of inputs of the multiplication node being connected to the first and second groups of information inputs of the multiplier, respectively, and the outputs the subtractor, the outputs of which are the outputs of the multiplier, and the inputs of the subtracted are connected to the outputs of the switch, the information inputs of which are connected to the third group of information inputs of the multiplier, and the control inputs to the first and second control inputs multiplier The third multiplier with a correction contains a multiplication node, two switches and a subtractor, the first and second groups of inputs of the multiplication node are connected to the first and second groups of information inputs of the multiplier, and the outputs are connected to the inputs of the decremented subtractor, the outputs of which are the outputs of the multiplier, and the inputs of the first multiplier and the second subtracted are connected respectively to the outputs of the first and second switches, the information inputs of which are connected respectively to the third and fourth groups of information inputs In the multiplier, the control inputs of the first switch are connected to the first and second control inputs of the multiplier, the third and fourth control inputs of which are connected to the control inputs of the second switch. FIG. Figure 1 shows a block diagram of a device for multiplying eight-bit operands, where the first, second, third, fourth, and fifth multipliers 1-5 are marked, respectively; the first, second and third multipliers b - 8 with correction, respectively; adder 9; the inputs of the 10 and 11 junior and senior bits of the first factor, respectively; respectively, the inputs 12 and 13 of the lower and higher bits of the second factor; the first and second control inputs 14 and 15 of the device, respectively; respectively, the outputs of the 16 and 17 low and high bits of the multiplication result; inputs 18 and 19 of the oldest bits of the first and second factors, respectively. FIG. 2 shows a structural diagram of the i-th (, r 2) multiplier with a correction, where multiplication node 20 is indicated, switch 21, subtractor 22. FIG. 3 shows the structural scheme of the third multiplier with a correction, where the multiplication unit 23 is shown, the first switch 24, the second switch 25, the subtractor 26. The device for multiplying works as follows. The device for multiplying with the help of control signals at the first control input 14 (CSA) I at the second control input 15 (CSB) can multiply doubles the first numbers in both direct and additional codes (table).

Сигнал на втором управл ющем входе 15The signal at the second control input 15

О О Дополнительный код Кд первого h-разр дного сомножител А . CSA.a(l), где а - значение старшего разр да первого сомножител А (О или 1), соответствен но b.-(2), где b - значение старшего разр да второго сомножител В (О или 1). сла А и В можно представить следун цим образом: (3 ), где перва половина (младшие разр ды) первого сомножител ; А2- втора половина (старшие разр ды ) первого сомножител и n B -tB -2 (4), где 11-, - перва половина (млад шие разр ды) второго сомножител , Bj- втора половина (старшие разр ды ) второго сомножител . С учетом выражений (3), (4), выражени (1), (2) будут: .+А„-2 2 -2 CSA-a (5), KB Bi+B2-2 2 -2 CSB.b (6), Принима во внимание, что произведение чисел А и К можно представить аналогично выражени м (3), (4) . (А-В )+(.)(7 и сгруппировав слагаемые по степен м 2, получают выражение дл произведени чисел )1(z)-,(2)/{) Ч(2ЬЧ)2(2«2) RA.Bj-e с5Ас,А сзаыа (а ( 2 Анализ выражени (8) показывает, что дл построени устройства умноО О Additional Cd code of the first h-bit factor A. CSA.a (l), where a is the value of the high bit of the first factor A (O or 1), respectively b .- (2), where b is the value of the high bit of the second factor B (O or 1). weakly A and B can be represented as follows: (3), where the first half (the least significant bits) of the first factor; A2 is the second half (most significant bits) of the first factor and n B -tB -2 (4), where 11 is the first half (the lowest bits) of the second factor, Bj is the second half (most significant bits) of the second factor. Taking into account expressions (3), (4), expressions (1), (2) will be: + А „-2 2 -2 CSA-a (5), KB Bi + B2 -2 2 -2 CSB.b ( 6), Bearing in mind that the product of the numbers A and K can be represented in the same way as expressions (3), (4). (A-B) + (.) (7 and grouping the terms in powers of m 2, get the expression for the product of numbers) 1 (z) -, (2) / {) H (2HH) 2 (2 "2) RA.Bj -e с5Ас, А сзаыа (a (2 Analysis of expression (8) shows that to build a device it is clever

Код двоичного числа В второго сомножител The code of the binary number B of the second factor

Пр мойЩз мойPr mychz my

Дополнительный Пр мой (самый старший разр д-знаковый)Extra My Pr (most senior d-character)

Пр мойPr my

Дополнительный (самый старший . разр д-знаковый )Optional (most senior. D-character)

Дополнительный (самый старший разр д-знаковый) жени достаточно иметь умножители четырех типов и сумматор, при этом умножители должны реализовывать следующие функции. Умножитель первого типа f (AjB:,). ,2, ,2 Умножитель второго типа f2(A,,-B,|. )2 ,2 1,2 Умножитель третьего типа f3 (AiB.).C36b3i jn{j-i)-BjC5Aasi n(,-i), i l,2,-, j 1,2; Hj Умножитель четвертого типа , -(&-).-В-С5А -А.СЪЬ ; 3 2 Конкретные функции, реализуемые y шoжител ми в устройстве дл умножени . Первый умножитель f,, (А .,В ); второй умножитель f2 (А --В )2; третий умножитель 3 f j (А уВ 2); четвертый умножитель 4 f (A2B) ; п тый умножитель 5 (А2-В2). (Первый умножитель 6 с коррекцией f 2 (А .В2)2-A -CSB-b; второй умножитель 7 с коррекцией f 2 (А2-В )2-В CSA.-a; третий умножитель 8 с коррекцией f.(А„-В„) -В « CSA.a-A2-CSB--bo Сравнительный анализ устройства дл умножени и устройства-прототипа показывает, что первое имеет принципиально более высокое быстродействие за счет коррекции промежуточных результатов умножени в процессе выполнени этой операции.It is sufficient to have additional (most senior d-symbolic) multipliers of four types and an adder, and the multipliers should realize the following functions. The multiplier of the first type f (AjB :,). , 2,, 2 A multiplier of the second type f2 (A ,, - B, |.) 2, 2 1,2 A multiplier of the third type f3 (AiB.). C36b3i jn (ji) -BjC5Aasi n (, - i), il, 2, -, j 1,2; Hj The multiplier of the fourth type, - (& -) .- B-C5A -A.Sb; 3 2 Specific functions implemented by scammers in a multiplier. The first multiplier f ,, (A., B); the second multiplier f2 (A - B) 2; the third multiplier 3 f j (А уВ 2); fourth multiplier 4 f (A2B); fifth multiplier 5 (A2-B2). (The first multiplier 6 with the correction f 2 (А .В2) 2-A -CSB-b; the second multiplier 7 with the correction f 2 (А2-В) 2-В CSA.-a; the third multiplier 8 with the correction f. (A "-B") -B "CSA.a-A2-CSB - bo A comparative analysis of the multiplier device and the prototype device shows that the former has a fundamentally faster performance by correcting the intermediate results of the multiplication during this operation.

Claims

1. DEVICE FOR MULTIPLICATION, containing five multipliers and an adder, the inputs of the least significant bits of the first factor of the device connected to the first groups of inputs of the first, second and third multipliers, the inputs of the senior bits of the first factor of the device connected to the first groups of inputs of the fourth and fifth multipliers, inputs of the younger the bits of the second factor of the device are connected to the second groups of inputs of the first, second and fourth multipliers, the inputs of the senior bits of the second factor of the device are connected to the second groups of inputs of the third and fifth multipliers, the outputs of the first multiplier are connected to the outputs of the least significant bits of the device result, the outputs of the second, third, fourth and fifth multipliers are connected respectively to the first, second, third and fourth groups of inputs of the adder, the outputs of which are connected to the outputs of the highest bits of the result of the device , characterized in that, in order to improve performance, it contains the first, second and third multipliers with correction, and the first, second and third groups of inputs of the first multiplier correction soy dineny respectively to the inputs of lower order bits of the first factor, the inputs of the senior categories. the second factor and the inputs of the least significant bits of the first factor of the device, the first group of information inputs of the second multiplier with correction is connected to the inputs of the highest bits of the first factor of the device, the second and third groups of information inputs of the second multiplier with correction are connected with the inputs of the least significant bits of the second factor, the first and second groups the information inputs of the third multiplier with correction are connected to the inputs of the senior bits of the first and second factors of the device, respectively , the third and fourth groups of information inputs of the third multiplier with correction are connected to the inputs of the highest bits of the second and first factors of the device, respectively, the first control input of the device and the input of the most significant bits of the first factor of the device are connected to the first and second control inputs of the second and third multipliers with correction , the second control input of the device and the input of the highest level of the second factor are connected respectively to the first and second control inputs ervogo correction multiplier, and third and fourth control inputs of the third multiplier from the corrected outputs of the first, second and third correction multipliers connected respectively to the fifth, sixth, and seventh groups of the adder inputs.

2. The device according to claim I, wherein the ίth multiplier with correction (1 = 1, 2)

SU, „. 1059569>

contains a multiplication node, a switch and a subtracter, the first and second groups of inputs of the multiplication node are connected to the first and second groups of information inputs of the multiplier, respectively, and the outputs are connected to the inputs of the diminishing subtractor, the outputs of which are the outputs of the multiplier, and the inputs of the subtracted are connected to the outputs of the switch, information inputs of which are connected to the third group of information inputs of the multiplier, and control inputs - to the first and second inputs of the multiplier.

3. The device according to claim 1 ^! characterized in that the third multiplier with correction comprises a multiplication unit; two switches and a subtractor, the first and second groups of inputs of the multiplication node are connected to the first and second groups of information inputs of the multiplier, respectively, and the outputs are connected to the inputs of the diminishing subtracter, the outputs of which are the outputs of the multiplier, and the inputs of the first and second subtracted are connected respectively to the outputs the first and second switches, the information inputs of which are connected respectively to the third and 'fourth groups of information inputs of the multiplier, the control inputs of the first switch sub yucheny to first and second control inputs of the multiplier, third and fourth control inputs which are connected to the control inputs of the second switch.