SU1056181A1

SU1056181A1 - Device for normalizing binary numbers

Info

Publication number: SU1056181A1
Application number: SU823473137A
Authority: SU
Inventors: Владимир Степанович Возняк; Збышек Иванович Домбровский; Михаил Алексеевич Дуда
Original assignee: Тернопольский Финансово-Экономический Институт
Priority date: 1982-06-02
Filing date: 1982-06-02
Publication date: 1983-11-23

Abstract

УСТРОЙСТВО ДЛЯ НОРМАЛИЗАЦИИ ДВОИЧНЫХ ЧИСЕЛ, содержащее узел анализа, сдвигатель, регистр пор дка, шифратор, причем вход устройства соединен с информационным входом сдвигател и входом узла анализа, выход шифратора соединен с управл кацим входом одвигател и -входом регистра пор дка, выходы сдвигател и регистра пор дка вл ютс соответственно первым и вторым выходами устройства, отличающеес тем, что, с целью повышени быстродействи , оно содержит преобразователь двоичного кода тетрад в код количества нулевых старших разр дов в тетрадах и коммутатор , причем вход узла анализа соединен с входом преобразовател двоичного кода тетрад в код .количества нулевых старших разр дов в тетрадах, выход которого соединен с информацион ным входом коммутатора, управл ющий S вход которого соединен с выходом сл шифратора, выход коммутатора соединен с входом регистра пор дка и с управл вшим входом сдвигател , вход шифратора соединен с выходом узла анализа.DEVICE FOR NORMALIZATION OF BINARY NUMBERS containing the analysis node, shifter, order register, encoder, the device input connected to the information shifter input and the analysis node input, the encoder output is connected to the control of the input of the engine and -r register input, shift output and register the order are, respectively, the first and second outputs of the device, characterized in that, in order to improve speed, it contains a binary code converter tetrads in the code of the number of zero high-order bits tetrads and a switch, the input of the analysis node is connected to the binary code converter input tetrads to the code. The number of zero leading bits in tetrads, the output of which is connected to the information input of the switch, the control S input of which is connected to the output of the encoder s, the output of the switch is connected to the register input is of the order and with the control input of the shifter, the input of the encoder is connected to the output of the analysis node.

Description

сдsd

О5 00O5 00

Изобретение относитс к вычислительной технике и может быть использовано при создании высокопроизводительных вычислительных систем.The invention relates to computing and can be used to create high-performance computing systems.

Известно устройство дл нормализации двоичных чисел, содержащее матрицу из элементов пам ти, логические элементы И, ИЛИ и выполн ющее сдвиг входной информации параллельно на требуемое число разр дов за один такт fTj.A device for normalizing binary numbers is known, which contains a matrix of memory elements, AND, OR logic elements and shifts the input information in parallel by the required number of bits per fTj cycle.

Однако данное устройство дл нормализации двоичных чисел содержит большое количество оборудовани .However, this device for the normalization of binary numbers contains a large amount of equipment.

Известно устройство дл нормализации чисел, содержащее последовательЕго соединенные элементы логи|ческих уровней, каждый из которых содержит анализаторы содержимого на нуль, деимфраторы величины сдвига, шифратор и элемент И 2 .A device for the normalization of numbers is known, containing successively connected elements of logical levels, each of which contains content analyzers for zero, shift value digits, an encoder and an And 2 element.

Недостатками этого устройства вл ютс большой объем аппаратурных затрат и зависимость времени выполнени операции нормсьпизации от разр дности нормализуемого числа.The disadvantages of this device are a large amount of hardware costs and the dependence of the operation time of the normalization process on the size of the normalized number.

Наиболее близким по технической сущности к изобретению вл етс устройство дл нормализации двоичных чисел, содержащее узел анализа, два дешифратора,, два шифратора, два сдвигател и регистр пор дка, причем информационный вход первого сдви гател соединен с входом узла анализа и входом устройства,выход узла анализа соединен с входом первого дешифратора, выход которого соединен с входом первого шифратора, выход которого соединен с входом регистра пор дка и управл ющим входом первого сдвигател , первый выход которого соединен с информационным входом второго сдвигател , управл ющий вход которого соединен с входом регистра пор дка и выходом второго шифратора, вход которого соединен с выходом первого дешифратора, вход которого соединен с вторым выходом, первого сд-вигател , выходы второго сдвигател и регистра пор дка вл ютс первым и вторым выходами устройства 3.The closest in technical essence to the invention is a device for normalizing binary numbers containing an analysis node, two decoders, two encoders, two shifters and an order register, with the information input of the first shift connected to the input of the analysis node and the device input, the node output analysis is connected to the input of the first decoder, the output of which is connected to the input of the first encoder, the output of which is connected to the input of the order register and the control input of the first shifter, the first output of which is connected to the information The secondary input of the second shifter, the control input of which is connected to the input of the register of the order and the output of the second encoder, the input of which is connected to the output of the first decoder, the input of which is connected to the second output of the first sd-migrator, the outputs of the second shift and the register of the first are and the second outputs of the device 3.

Недостатком данного устройства вл етс невысокое быстродействие.The disadvantage of this device is low speed.

Цель изобретени - повышение быстродействи устройства дл нормализации двоичных чисел.The purpose of the invention is to increase the speed of the device for the normalization of binary numbers.

Поставленна цель достигаетс тем, что устройство дл нормализации двоичных чисел, содержащее узел анализа, сдвигатель, регистр пор дка,шифратор , причем вход устройства соединен с информационным входом сдвигател и входом узла анализа, выход шифратора сообщен с управл ющим входом сдвигател и входом регистра пор дка, выходы сдвигател и регистра пор дка вл ютс COOTветст- i венно первым и вторым выходами устройства содержит преобразователь двоичного кода тетрад в код количест ва нулевых старших разр дов в тетрадах и коммутатор, причем вход узла анализа соединен с входом преобразов .ател двоичного кода тетрад в код количества нулевых старших разр дов в тетрадах, выход которого соединен с информационным входом коммутатора , управл ющий вход которого соединен с выходом шифратора, выход коммутатора соединен с входом регистра пор дка и управл ющим входом сдвигател , вход шифратора соединен с выходом узла анализа.The goal is achieved by the fact that the device for normalizing binary numbers, containing the analysis node, shifter, order register, encoder, the device input is connected to the information shifter input and the analysis node input, the encoder output communicates with the shift control input and the order register input The shifter and register outputs are COOT, and the first and second outputs of the device contain a tetrad binary code converter in the code of zero high-order bits in tetrads and a switch, with The input of the analysis node is connected to the input of a binary code tetrade converter into the code of the number of zero high-order bits in tetrad, the output of which is connected to the information input of the switch, the control input of which is connected to the output of the encoder, the output of the switch is connected to the input of the order register and control the input of the shifter, the input of the encoder is connected to the output of the analysis node.

На чертеже .приведена схема предлагаемого устройства дл нормализации двоичных чисел.In the drawing. Is a diagram of the proposed device for the normalization of binary numbers.

Устройство дл нормализации двоич ных чисел содержит узел 1 анализа, коммутатор 2, шифратор 3,преобразователь 4 двоичного кода тетрад в код количества нулевых старших разр дов в тетрадах, сдвигатель 5, регистр 6 пор дка, вход 7, первьай и второй выходы 8 и 9 соответственно.The device for normalizing binary numbers contains analysis node 1, switch 2, encoder 3, converter 4 binary codes of tetrads to the code of the number of zero high-order bits in tetrads, shifter 5, 6-order register, input 7, first and second outputs 8 and 9 respectively.

Устройство дл нормализации двоичных чисел работает следующим образом.The device for the normalization of binary numbers works as follows.

Пусть на информационный вход 7 поступает п -разр дное двоичное число Q „. olv,-.2 -oiiOo- число поступает на вход узла 1 анализа, где разбиваетс на N тетрад, начина с младших разр дов, где N H/t С (скобки 3 С означают округление до ближайшего большего числа). При этом на выходе узла 1 образуетс N -разр дный код, содержащий информацию о тетраде, в которой находитс крайний старший значащий разр д нормализуемого и -разр дного входного двоичного числа. Этот код поступает на вход шифратора 3, который преобразует в нем место расположени старшей значащей тетрады в соответствующее двоичное число, вследствие чего на выходе шифратора 3 будет в соответствии с местом расположени старшей значащей тетрады определенное число.Let an n-bit binary number Qn enter the information input 7. olv, -. 2 -oiiOo- the number arrives at the input of the analysis node 1, where it is divided into N tetrads, starting with the lowest bits, where N H / t C (brackets 3 C mean rounding to the nearest larger number). At the same time, at the output of node 1, an N-digit code is generated containing information about the tetrad, in which the most significant significant bit of the normalizable and -sized binary input number is located. This code is fed to the input of the encoder 3, which converts the location of the most significant tetrad into the corresponding binary number, so that the output of the encoder 3 will be a certain number according to the location of the most significant tetrad.

Вместе с тем входное ц -разр дное двоичное число поступает на вход преобразовател 4 в виде расчлененного на N тетрад числа, где преобразуетс место расположени крайней справа единицы разр да в соответствующее двухразр дное двоичное число. При этом на выходе преобразовател 4 образуетс двухразр дных двоичных чисел, которые поступают на информационный вход коммутатора 2. Одновременно на его управл ющий вход поступает двоичное число с выхода шифратора 3. Это число в коммутаторе 2 выдел ет только в соответствующей ей тетраде двухразр дное двоичное :число, которое поступает на управл ющий вход сдвигател 5. Вместе С темAt the same time, the input q-bit binary number is fed to the input of converter 4 in the form of a number partitioned into N tetrads, where the location of the rightmost unit of the digit is converted into the corresponding two-digit binary number. In this case, at the output of converter 4, two-bit binary numbers are formed, which are fed to the information input of switch 2. At the same time, a binary number from the output of the encoder 3 is sent to its control input. This number in switch 2 is allocated in the corresponding tetrad a two-bit binary: the number that arrives at the control input of the shifter 5. However

на управл ющий вход сдвигател 5 поступает двоичное число с выхода шифратора 3. Одновременно на информационный вход сдвигател 5 поступает входное п -разр дное двоичное число, сдвигакчдеес на определ емое шифратором 3 и коммутатором 2 число разр дов влево. Старшие и младише разр ды пор дка с выходов соответственно шифратора 3 и коммутатора 2 поступают на первый и второй входыThe control input of the shifter 5 receives a binary number from the output of the encoder 3. Simultaneously, the input input of the shifter 5 receives the input n-bit binary number, shifting to the number of bits to the left defined by the encoder 3 and the switch 2. Older and smaller bits of the order from the outputs of the encoder 3 and switch 2, respectively, arrive at the first and second inputs

регистра 6 пор дка, где запоминаютс . В результате на выходах 8 и 9 будет соответственно нормализованное число и его пор док.The 6 order register is stored. As a result, at outputs 8 and 9, there will be a normalized number and its order, respectively.

Положительный эффект предлагаемого устройства заключаетс в повышении быстродействи примерно в 2 раза путем параллельного анализа величины сдвига на колич.ество нулевых тетрад и внутри выбранной тетрады исходного двоичного кода.The positive effect of the proposed device is to increase the speed by about 2 times by parallel analysis of the magnitude of the shift in the number of zero tetrads and within the selected tetrad of the initial binary code.

8eight

Claims

A device for normalizing binary numbers, containing an analysis node, shifter, order register, encoder, the input of the device being connected to the information input of the shifter and the input of the analysis node, the encoder output connected to the control input of the shifter and the input of the order register, the outputs of the shifter and the order register are, respectively the first and second outputs of the device, characterized in that, in order to improve performance, it contains a binary code converter of tetrads to a code of the number of leading zeros in a tetrad x and a switch, and the input of the analysis node is connected to the input of the binary tetrad code converter into the code - the number of leading zeros in the tetrads, the output of which is connected to the information input of the switch, the control g of which is connected to the encoder output, the output of the switch is connected to the input of the order register and the control input of the shifter, the input of the encoder is connected to the output of the analysis node.

SU „1056