п той логической -схемы И - выходом дл пониже П1 ча стоты, а выход .третьей логической схемы И - выходом дл включени .автомата генератора. The fifth logical AND schema is the output for a lower P1 frequency and the output of the third AND logic circuit is the output for switching on the automatic generator.
. 1 Изобретение относитс к электроэнергетике , в частности к автоматической синхррнизации- возбужденных, генераторов переменного тока. Известны у.стройства автоматическо синхронизации с посто нным временем опережени , ,в которых определение . времени опережени производитс по цифровым принципам прч определенной разност.и частоты и разности фаз 1J и C2J. . . Недостатком указаншлх устройств. вл етс низка точность и надежност при близкой к нулю разности частот синхронизируемых напр жений, т.е. при малых значени х приращений раз ности частот, так какпри этрм умен шаетс точность вычислений в цифровом решающем блоке, который должен также иметь сложное исполнение. Уст ройство может формировать сигнал по недопустимой разности частот, одна.ко этот сигнал не указывает знак ра ности lacTOT. . .; Наиболее близким к. предлагаемЬму вл етс устройство дл автсадатичес кой синхронизации с посто нным временем опережени , содержащее формирова .тели пр моугольных импульсов, подключенные на входы фазового компаратора , выходы КОТОРОГО подключен к установочным входам фазового 5триггера , две логические схемы И, один вход первой из которых подключен к пр мому выходу фазового RSтриггера ,. а другой - к выходу одног из формирователей пр моугольных импульсов и к. одному и.з входов второй логической схемы И,другой вход, кото рой подсседин.ен к инверсному выходу фазового RS-триггера, а выход пер ,вой логическо.й схемы подсоединен K входу пр мого счета счетчика импуль сов ГЗ J. . . , . Устрой ство работает по принципу подсчета и сравнени количества так товых импульсов за первую и вторую половину периода биений И имеет высокую точность при любой величине скольжени в случае ее посто нства на всем интервале периода биений. Оно не обладает малыг. временем синхронизации при малых разност х частот , так как требует дл вычислени времени опережени полного периода биений, а Также способностью формировани сигналов.на подгонку частот учетом знака разности частот. Цель изобретени 7 уменьшение. вр.емени синхронизации при малых разност х частот, повышение точности формировани сигнала с заданным временем опережени , расширени функциональных возможностей путем формиров ни сигналов на подгонку частоты с учетог) знака разности частот. Поставленна цель достигаетс тем, что в известное уcTpoficTBO.,содержащее формирователи пр моугольных импульсов, подключенные на входь фазового компаратора, выходы которого подключены к установочным входам фазового .RS-триггера, две логические схе№1 и, .один вход первой из которых подключен к пр мому выходу фазового | 5-триггера, а. другой -. к выходу одного из форм Е ователей пр моугольных импульсов и к одному ИЗ входов ВТО-. рой логической схемы И, другой -вход которой по соедииен к инверсному выходу фазового РЗ-триггера, а выход первой логической подсоединен к входу пр мого счета счетчика го ульсов , введены частотный компаратор, три управл ющих синхронными D -триггера , один из которых имеет вход-ну.- левой установки,, треть , четверта и п та логические И, две логическиё схеФ анализа содержимого счетчика импульсов, две .логические схемы ИЛИ, а .счетЧик импульсов выполнен реверсивным с входог-; обратного счета, подключенным к. выходу второй схемы И, причем Частотный . кс 4паратор подключен к выходам формирователей пр моугольных импульсов, входы третьей логической схемы Н подключены к пр мому выходу фазового RS-триггера, к выходам разр дов счетчика импульсов и выходу первого управл ющего синхронного D-триггера , С-вход которого соединен с входом начальнойг установки счетчика импульсов и с фазным выходом фазово- го компаратора, выход противофазы которого подключен к С-входам второго и .третьего управл гачих синхронных D-триггеров, входы схем анализа содержимого счетчика импульсов полключекы к выходам разр дов счетчика импульсов , а выходы - к D-входу, соответственно второго и третьего управл ющих синхронных JJ-триггеров, первые входы четвертой и п той логичес ких схем И объединены и подключены | пр мому выходу частотного компаратора , а вторые - -соответственно к -ВЫХОДУ второго и третьего управ л ющихсинхронных D -триггеров, вхо ды первой логической схемы ИЛИ подключены соответственно к выходу чет вертой . схемы И и инверсному выходу частотного компаратора, а входы вто рой логической схемы ИЛИ соединены соответственно с выходок первой логической схемы. ИЛИ НС выходом п то логической схемы И, выхой -второй ло гической схемы ИЛИ подключен к . R-входу первого управл ющего синхрон ного ЗЭ-триггера,, Б -вход которого вл етс входрм внешнего разрешени на синхронизацию, причём выход первой логической ИЛИ вл етс выходом .дл повыплени частоты, выход п той логической схемы И - выходом дл пониже-пи частоты, а выход треть ей логической схемы И - выходом дл включени автомата генератора, . На .1 дана функциональна , схема устройства, на фиг. 2 - диаграм мы, по сн ющие формирование зон работы устройства; на фиг.3 - диаграммы , по сн ющие работу элементов устройства . . Устройство содержит формирователи пр моугольных импульсов .1 и,2,фазовый компаратор 3, фазовый RS-TpHri гер 4, первую и вторую логические схемы И 5 и 6, реверсивный счетчик 7 импульсов с входами пр могосчета (+Т ), обратного счет-а (-Т ) п начальной установки (иу ) и выходами разр дов 01, Q... ft, частотный компаратор 8, первый, второй и третий, управл ющие синхронные Р -триггеры 9-11, третью, четвертуй .и. п тую логические схемы И 12 - 14, логические схемы .1-5 и 16 анализа содержимого счетчика 7 .импульсов, а такжедве логические схемы ИЛИ 17 и 18. . .. Формирователи пр моугольных импульсов 1 и 2 обеспечивают преобразование синусоидальных напр жений (Т и иt одноименных синхронизуемых объектов в пр моугольные импульсы . Сформированные импульсы подаютс на вход фазового компаратора 3, который по одному выходу выдае.т импульс в момент совпадени фаз напр жений Up и и синхронизируемых объектов,. а по другом -. в момент, когда (Jf и и наход тс в противофазе . Сигналы фазы и противофазы .подаютс на установочные входы фазового . RS -триггера 4, .пр мой выход которого находитс в единичном состо нии при нарастании разности фаз лЧ от О до 180°, т.е. в течение первой половины периода биений. Т, и в нулевом при уменьшении от 180 до 0 т.е. в течение второй .половины периода биений. Схема И 5, управл ема пр мым выходом R5 -триггера 4, про- . пускает пр моугольные галпульсы с формировател - 1 на вход (-«-Т/ реверсивного счетчика 7 импульсов только в течение первой половины периода биений Т (при нарастании 4Ч от О до 180.;. Схема И- б, управл ема и11версным выходом RS-триггера 4, пропускает пр моугольвше импульсы с формировате-л 1 на вход обратного счета (-Т) счетчика 7 иглпульсов в течение второй половины периода -биений (при уменьшении дЧ от 180 до 0°;. Один из формирователей импульсов, например 1, используют как источниктактовой частоты дл определени где t, времени опережени период следовани тактовых .импульсов, соо,тветствующий частоте синхронизируемого напр жени , m г количество импульсов, необходимое дл отсчета нужного tjj, дл определени ширины первой половины периода биений Т/2 . n-t| ,- где .п - количество тактовых импульсов .а половину периода биений.. Счетчик 7 по входу (+т) отсчиты.вает счетные импульсы, поступающие через вентиль в первой половине периода биений, име , например, нулевое исходное состо ние в момент совпаде- . НИН фаз Uc и и , отсчитыва- -таким образом п тактовых импульс.ов, количество которых соответствует длительности первой половины-периода биений. Дл формировани сигнала ,с заданным временем опережени -fc ц из отсчитанных за первую половину периода биений П счетных импульсов необходимо по входу «вычитани (-Т ) сч.етчика 7 отсчитать (п-т) импульсов, где iofi/i число импульсов, соответствующее заданному .времени .опережени . Тогда число и 1пульсов n-m соответствует, времени Т/2-6д(м-гп) , а момент, когда- счетчик 7 имеет состо ние m во втором полупериоде биений, свидетельствует о том,, что до момента совпадени фаз осталось врем t, . При по влении в счетчике 7 состо ни m , которое определ етс по состо нию выходов его разр дов в.о второй .половине периода биений разрешающим уровнем с пр мого выхода фазового триггера 4, а при-наличии разрешающего уровн (логической с инверсного выхода управл ющего, тригг.ера. 9 на выходе- логической, схемы 17 формируетс сигнсШ длительностью Т, который затем расшир етс до необходимой величины..)-триггер 9 может иэмен ть свое состо ние на разрегчающее (логическа 1 ) дл схемы 17 . только в момент совпадени фаз импульсов с фазового компаратора 3, т.е. вначале периода биений. В случае, если производитс подгон1ка частоты, т.е. разность частот д находитс в области, запрещенной дл включени на параллельную работу. сигнал на подгонку частоты tf или if проходит таюхе через схему 18 на вход триггера 9, устанавлива его в состо ние логического О и запреща при этом формирование сигнала на включение схемой 14. В результате сигнал на включение может сформироватьс только в том случае, если от начала периода биений До момента вндачи сигнала с заданным , пе производилось -регулирование частоты, т.е. если в измере ние длительностей полупериода биени перед выдачей сигнала с заданным не внесена погрешность от подгонки частоты и 4f находитс в заданной з не, а которую производитс подгонка частоты. Сигналь на подгонку частоты формируютс на выходах -ff и -tf .устройства соответственно дл повышени . и дл понижени -частоты. Знак разности ,частот синхронизИРУек лх объектов определ е с : частотным компаратором 8, на выходах которого формируютс логическ уровни, соответствующие знаку Л{, По достижении счетчиком 7 заданн границ (г и 82) отсчитанных им импульсоц 6 первой половине периода биений определ ютс две области раз ности частот It-, , :где:К Е И 2 число шлпуЛьсов, определ ющеес длительност ми периодов биений, соответствующих границам Kij и к2 заданных областей разностей частот. Вхождение состо ний счетчик 7 в заданную область е и 2 опреде л етс по состо нию его разр дов схемами 15 и 16 анализа, перва из которых выдает сигнал (логическа 1 ) при комбинаци х состо ний разр дов меньших , а втора - при комбинаци х больших С. При определенных величинах .6 и 62 , а также подобранном значении начальной устано ки (НУ) счетчика 7 схеМы 15 и 16, мо гут представл ть собой логическ.ие элементы И и И-НЕ соответственно. По окончании первого полупериода импульсом противофазы с компаратора 3 в управл ющие Г--триггеры 10 и 11 записываетс состо ние выходов схем 15 и 16. В результате на йыходе триггера 10 посто нно присутствует, сигнал (логическа 1 ) в случае (, а на выходе триггера 11 - в случае 1.. Логическими схемами 12 и 17 по состо нию выходов компаратора 8 и триггера 10 выбираетс зона д Ic и формиру€ тс сигнал ff на. увеличение частоты. По состо нию выходов триггера 11 и частотного компаратора логической схемой И 13 выбираетс зонд л i k, и формируетс сигнал ff на уменьшение частоты.- .. Таким образом, при помс ди элементов , осуществл ющих формирование сигнала на включение с заданным, tpn формируютс сигналы на подгонку частоты . При этом подгонка осуществл етс в зону (фиг.2, что исключает зат гивание процесса вклю- чени на малых разност х частот, а также Обеспечивает прием нагрузки генератором сразу после включени на параллельную работу- за счет того , что ff. j.. зоны к:, и к 2 выбираютс в соответствии с требовани ми .Допустимого момента на валу генератора и оптимального времени синхро- низации, зависимого от темпа подгонки частоты Формирование сигнала на.включение осуществл етс только в заданной зоне разностеЯ частот при условии отсутстви подгонки частоты от-последнего перед сигналом на включение момента совп адени фаз и в случае отсутстви внешнего запрета на включение , подаваемого уровнем логического О на D-вход триггера 9 (например, по недопустимой разности напр жений Л Устройство может выполн тьс на готовых функциональнвлх элементах интег ральных микросхем. . 1 The invention relates to electric power industry, in particular to automatic synchronization of excited, alternating current generators. There are known devices of automatic synchronization with a constant lead time, in which the definition. the lead time is based on the digital principles of a certain difference in frequency and phase difference 1J and C2J. . . The disadvantage of specified devices. is low accuracy and reliability at close to zero frequency difference of synchronized voltages, i.e. at small values of the increments of the frequency difference, since when the frequency of computations decreases, the accuracy of calculations in the digital decision unit, which must also have a complex execution. A device may generate a signal based on an unacceptable frequency difference, however, this signal does not indicate the sign of the lacTOT ratios. . ; The closest to. The proposed device is an autosadatic synchronization with a constant advance time, containing shaped rectangular pulses connected to the inputs of the phase comparator, which are connected to the installation inputs of the phase trigger, two logic circuits AND, one input first which are connected to the direct output of the phase RS trigger,. and the other to the output of one of the formers of rectangular pulses and to one. From the inputs of the second logic circuit AND, the other input, which is connected to the inverse output of the RS phase trigger, and the output of the first logic circuit. To the input of the direct counting of the pulse counter GZ J.. . , The device operates according to the principle of counting and comparing the number of taktovy pulses for the first and second half of the period of beats. And has high accuracy at any slip value in the case of its constant over the entire interval of the period of beats. It does not possess malags. synchronization time at small differences of frequencies, as it requires to calculate the advance time of the full beat period, and also the ability to form signals. To fit the frequencies, taking into account the sign of the frequency difference. Objective of Invention 7 reduction. timing synchronization at small differences in frequency, improving the accuracy of signal generation with a specified lead time, expanding the functionality by generating signals to fit the frequency according to the sign of the frequency difference. The goal is achieved by the fact that in a known TcpoficTBO., Containing square pulse drivers, connected to the input of a phase comparator, the outputs of which are connected to the installation inputs of the phase .RS trigger, two logical circuits # 1 and one. The first input of which is connected to direct output phase | 5 triggers, a. the other is. to the output of one of the forms E of the rectangular impulses and to one of the inputs of the BTO-. And the other, whose input is connected to the inverse output of the phase RE-trigger, and the output of the first logic is connected to the input of the direct counting of the go pulse, a frequency comparator is entered, three control synchronous D -triggers, one of which has an input - well. - third installation, third, fourth, and pto logical And, two logical schemes for analyzing the contents of the pulse counter, two logical OR schemes, and. the pulse counter of pulses is reversible with input; countdown, connected to the output of the second circuit And, and the frequency. x 4parator is connected to the outputs of square pulse drivers, the inputs of the third logic circuit H are connected to the forward output of the phase RS flip-flop, the outputs of the bits of the pulse counter and the output of the first control synchronous D-flip-flop, the C input of which is connected to the input of the initial g a pulse counter and with a phase output of a phase comparator, the antiphase output of which is connected to the C inputs of the second and third control synchronous D flip-flops, the inputs of the pulse counter content analysis circuit polkleeky to the output m rows of discharge of the pulse counter, and the outputs - to the D-input, respectively, the second and third steering synchronous JJ-flops, the first inputs of the fourth and fifth FIR of logical AND circuits are combined and connected | the direct output of the frequency comparator, and the second, respectively, to the -OUTPUT of the second and third controllable synchronous D-triggers, the inputs of the first logic circuit OR are connected respectively to the output by a fourth. The AND circuit and the inverse output of the frequency comparator, and the inputs of the second OR circuit are connected respectively to the tricks of the first logic circuit. OR NS output of the logic circuit And, the output of the second logic circuit OR is connected to. The R input of the first control synchronous ZE flip-flop, B, the input of which is an input of the external synchronization resolution, the output of the first logical OR being the output for increasing the frequency, the output of the fifth logic circuit AND the output for lowering frequencies, and the output is one third of the AND logic circuit - the output for switching on the generator automaton,. On .1 is given a functional diagram of the device; in FIG. 2 - diagrams that explain the formation of areas of operation of the device; 3 shows diagrams explaining the operation of the elements of the device. . The device contains the formers of rectangular pulses .1 and, 2, phase comparator 3, phase RS-TpHri ger 4, first and second logic circuits AND 5 and 6, reversible counter 7 pulses with inputs of calculation (+ T), reverse count-a (-T) n the initial setting (iy) and outputs of bits 01, Q ... ft, frequency comparator 8, first, second and third, control synchronous P-triggers 9-11, third, fourth .i. fifth logic circuits AND 12 - 14, logic circuits .1-5 and 16 analyze the contents of the counter 7. pulses, as well as two logical circuits OR 17 and 18.. .. Shapers of rectangular pulses 1 and 2 convert sinusoidal voltages (T and t of synchronized objects of the same name into rectangular pulses. The generated pulses are fed to the input of a phase comparator 3, which outputs a pulse at the time of the voltage phases Up and synchronized objects, and for the other - at the moment when (Jf and and are in antiphase. Phase and antiphase signals are fed to the installation inputs of the phase. RS-trigger 4, whose output is in one state with an increase in the phase difference of the LC from O to 180 °, i.e. during the first half of the beat period, T, and at zero, with a decrease from 180 to 0, i.e. during the second half of the beat period. controlled by the direct output of the R5-trigger 4, sends rectangular galpulses from the driver - 1 to the input (- “- T / reversible counter 7 pulses only during the first half of the beat period T (with an increase of 4F from 0 to 180. ; The IB circuit, controlled by the 11-output RS-flip-flop 4, passes right-hand pulses from the driver 1 to the counting input (-T) counter 7 needles during the second half of the period of beatings (when dH decreases from 180 to 0 ° ;. One of the pulse formers, for example, 1, is used as a source frequency to determine where t, the lead time, the clock pulse following period, corresponding to the frequency of the synchronized voltage, m g the number of pulses needed to read the desired tjj beat t / 2. n-t | , - where. п is the number of clock pulses. a half of the beat period. Counter 7 at the input (+ t) counts counting pulses through the valve in the first half of the beat period, for example, having a zero initial state at the time of coincidence -. NIN phases Uc and and, counting - in this way p clock pulses, the number of which corresponds to the duration of the first half-beat period. To form a signal with a specified lead time -fc c from counting pulses counted for the first half of the period of beats, counting pulses are necessary at the input "subtracting (-T) of the meter 7, counting (n-m) pulses, where iofi / i is the number of pulses corresponding to preset time. Then the number of 1pulses n-m corresponds to the time T / 2-6d (m-gp), and the moment when the counter 7 has the state m in the second half-period of the beats indicates that the time t remains until the phases coincide. When a state m appears in the counter 7, which is determined by the state of the outputs of its bits in the second half of the period of beats, the resolving level from the direct output of the phase trigger 4, and in the presence of the resolving level (logical from the inverse control output 9, the output signal of the circuit 17 is formed by the signal duration T, which then expands to the required value ..) - the trigger 9 can change its state to the resolving one (logical 1) for the circuit 17. only at the moment of coincidence of the phases of the pulses from the phase comparator 3, i.e. at the beginning of the beat period. In case frequency adjustment is performed, i.e. the frequency difference g is in the area prohibited for switching on to parallel operation. the tf or if frequency matching signal passes through the circuit 18 to the input of flip-flop 9, sets it to the logical O state and prohibits the formation of the switching-on signal by circuit 14. As a result, the turn-on signal can be generated only if of the beat period. Before the signal was given with the specified one, the frequency was not controlled, i.e. if the measurement of the half-period of the beat before issuing a signal with the specified frequency is not included in the frequency adjustment and 4f is in the specified frequency, but the frequency is adjusted. A frequency adjustment signal is generated at the outputs of the -ff and -tf devices, respectively, for boosting. and to lower the -frequency. The sign of the difference between the frequencies of the synchronized objects and lx objects is determined by: frequency comparator 8, the outputs of which form logical levels corresponding to the sign Л {. When the counter 7 reaches the specified limits (r and 82) of the pulses counted by it 6, the first half of the beat period is determined differences of frequencies It-,,:: where: К Е And 2 is the number of holes, determined by the duration of beating periods, corresponding to the boundaries Kij and k2 of specified regions of frequency differences. The occurrence of the states of the counter 7 in the specified area e and 2 is determined by the state of its bits by the analysis circuits 15 and 16, the first of which outputs a signal (logical 1) with combinations of states of bits smaller and the second with combinations large C. At certain values .6 and 62, as well as the selected value of the initial setting (NU) of the counter 7, scheme 15 and 16, can be a logical element AND AND AND-NOT, respectively. At the end of the first half cycle, the antiphase pulse from the comparator 3 controls the control G - triggers 10 and 11 to record the outputs of the circuits 15 and 16. As a result, the trigger 10 is constantly present at the output of the (logical 1) signal in the case (, and at the output trigger 11 — in the case of 1 .. Logic circuits 12 and 17 select the zone q Ic according to the state of the outputs of the comparator 8 and trigger 10 and generate a signal ff to increase the frequency. According to the status of the outputs of the trigger 11 and the frequency comparator logic And 13 the probe l ik is selected, and the ff signal is generated by decreasing frequency.- .. Thus, with the help of elements that generate a switching signal with a given tpn, signals for frequency adjustment are formed. At the same time, the adjustment is performed in the zone (figure 2, which eliminates the delay in switching on at small frequency differences, as well as Provides load reception by the generator immediately after switching on for parallel operation - due to the fact that ff. j .. zones to :, and to 2 are selected in accordance with the requirements. The allowable moment on the generator shaft and optimum synchronization time from the rate of frequency adjustment The formation of a signal on is carried out only in a given frequency difference zone provided that there is no frequency adjustment from the last one before the signal for switching on the coincidence of phases and in the case of no external switch on switching on supplied by logic level O to the D input trigger 9 (for example, by an unacceptable voltage difference L. The device can be executed on ready-made functional elements of integrated circuits.
Фа г. гFa g
Фиг.ЗFig.Z
,,