SU1046765A1 - Устройство дл записи сигналов цифровой информации - Google Patents

Description

с вторым входом второй группы второго элемента 2-2 И-2 ИЛИ и с вторым входом первой группы з-ооого элемента 2-3 И-2 ИЛИ, первий BXO/J первой группы первого элемента 2-2 И-2 ИЛИ, подключен к первому входу первой группы первого элемента 2-3 И-2 ИЛИ и к первому входу первой группы элемента 2-1-2 И-3 ИЛИ второй вход второй группы первого элемента 2-2 И-2 ИЛИ соединен с пер

вым входом первой группы первого элемента 2-3 И-2 ИЛИ, второй вход третьей группы элемента 2-1-2 И-3 ИЛИ подключен к второму входу первой группы второго элемента 2-2 И-2 ИЛИ и к первому входу второй группы второго элемента 2-3. И-2 ИЛИ, первый вход второй группы, второго элемента 2-2 И-2 ИЛИ соединен с первым входбм , первой группы второго элемента 2-3 И-2 ИЛИ.

1 Изобретение относитс  к записи ди кретных или цифровых данных и предна начено дл  использовани  в вычислительной технике, в частности в запоминающих устройствах на магнитных но сител х. Известно устройство предварительной компенсации при записи цифровой информации, содержащее регистр сдвиг блок выделени  образца, блок обнаружени  ошибки, блок сдвига импульсов, блок генерировани  задержанных синхроимпульсов , усилитель записи, шину цифровой информации, шину импульсов синхронизации, информационный вход регистра сдвига соединен с шиной циф ровой информации, а синхронизирующий с входом блока генерировани  задержа ных синхроимпульсов. Регистрсдвига состоит из последовательно соединенных триггеров первой группы и послЬдовательно соединенных триггеров второй группы, выходы триггеров, обеих групп соединены с входами блока . выделени  образца, выход последнего триггера первой группы дополнителЬно соединен с разрешающим входом бло ка сдвига импульсов, управл ющие вхо :ДЫ которого подключены к выходам блока выделени  образца, коммутируюiщие входы блока сдвига,импульсов соединены с выходами блока генерировани  задержанных синхроимпульсов, выход блока сдвига импульсов подключен к входу блока записи Q, Недостатком указанного устройства предварительной компенсации при записи .цифровой информации заключаетс  в малой -точности компенсации, так ка не учтено изменение разрешающей способности пар магнитна  головка - ма1- нитна  поверхность при переходе от одной пары к другой и при изменении радиуса дорожки (цилиндраJ, Наиболее близким к предлагаемому  влйетс  устройство дл  магнитной заСиси цифровой информации на диски, содержащее регистр сдвига с входом импульсной последовательности информации , входом синхроимпульсов и входом , установки схемы в исходное состо ние , дешифратор, входами подключенный к-выходам регистра сдвига, коммутатор , управл ющими входами подключенный к выходам дешифратора, а инфор мационным входом - к центральному выходу регистра сдвига, схему выработки задержанных синхросерий, вход которой подключен к входу синхроимпульсов , а выходы - к соответствующим входам коммутатора, усилитель записи , под1слюченный к выходу коммутатора , блок управлени  схемой выработки задержанных синхросерий, вход которого подключен к входу адреса дорожки , а .выходы - к дополнительным входам управл емой схемы выработки задержанных синхросерий Г Устройство позвол ет измен ть величину вводимых предыскажений в записываемый сигнал в зависимости от радиуса дорожки диска и тем самым повысить плотность записи. Однако в данном случае не учитываетс  разброс параметров пар магнитна  головка - носитель, что также не позвол ет достичь высокой томности компенсации .. Цель изобретени  - повышение точности компенсации. Указанна  цель достигаетс  тем, что в устройство дл  записи сигналов цифровой информации, содержащее регистр сдвига, выходы которого подклю чены к соответствующим входам дешифратора , а информационный вход и синх ровход - к шинам сигналов цифровой информации и синхроимпульсов, коммутатор , выход которого св зан с входом блока записи, блок формировани  задержанных синхросерий, вход которого соединен с шиной синхроимпуль сов, а выходы - с первой группой вхо дов коммутатора, разрешающий вход ко торого подключен к выходу среднего разр да регистра сдвига, блок управлени - с подключенной к его первому управл ющему входу адресной шиной, введены дополнительна  адресна  шина и подключенный к ней блок хранени  кодов разрешающей способности, выход которого соединен с вторым управ л ющим входом блока управлени , вклю ченного между выходами дешифратора и второй группой входов коммутатора, при этом блок управлени  содержит элемент ИЛИ с пр мым и инверсным выходами , два элемента 2-2 И-2 ИЛИ, два элемента 2-3 И-2 ИЛИ и элемент 2-1-2 И-3 ИЛИ, при этом первый вход первой группы первого элемента 2-2 И-2 ИЛИ, первый вход первой группы первого элемента 2-3 И-2 ИЛИ, вход второй группы элемента 2-1-2 И-3 ИЛИ второй вход первой группы второго элемента 2-2 И-2 ИЛИ и первый вход первой группы второго элемента 2-3 И-2 ИЛИ  вл ютс  соответственно первым , вторым, третьим, четвертыми п тым информационными входами блока управлени , выходами блока управлени   вл ютс  выходы первого элемента 2-2 И-2 ИЛИ первого элемента 2-3 И-2 ИЛИ, элемента 2-1-2 И-3 ИЛИ, вто рого элемента 2-2 И-2 ИЛИ и второго элемента 2-3 И-2 ИЛИ, один вход элемента ИЛИ подключен к выходу блока

хранени  кодов разрешающей способное; 45 «формации (фиг. 1 и 2 , шину 2 нити , к второму входу второй группы первого элемента 2-3 И-2 ИЛИ и к третьему входу второй группы второго элемента 2-3 И-2 ИЛИ, другой вход элемента ИЛИ соединен с адресной ши- 50

ной номеров цилиндров, с третьим входом второй группы первого элемента 2-3 И-2 ИЛИ и с вторым входом второй группы второго элемента 2-3 И-2 ИЛИ, пр мой выход э-лемент9 ИЛИ подключен 55 к второму входу первой группы первого элемента 2-2 И-2 ИЛИ, к второму входу первой группы первого элемента 2-3 И-2 ;

пульсов синхронизации, регистр 3 сдвига , дешифратор k, блок 5 формировани  задержанных синхросерий,коммутатор 6, блок 7 записи, блок 8 управ- .

ную адресную.шину 10, блок 11 хранени  кодов разрешающей способности

Шина 1 цифровой информации предназначена дл  приема сигналов цифровой информации на вход устройства. Шина 2 импульсов синхронизации пред .назначена дл  синхронизации работы устройства. Информационный вход реИЛИ и к первому входу второго элемента -2 И-2 ИЛИ,инверсный выход элемента ИЛИ соединен с первымгвходом второй группы первого элемента 2-2 И-2 ИЛИ,с вторым входом первой группы элемента 2-1-2 И-3 ИЛИ, с первым входом третьей группы элемента 2-1-2 И-3 ИЛИ, с вторым входом второй группы второго элемента 2-2 И-2 ИЛИ и с вторым входом первой группы второго элемент-а 2-3 И-2 ИЛИ, первый вход первой группы первого элемента 2-2 И-2 ИЛИ подключен к первому входу первой группы первого элемента 2-3 И-2 ИЛИ и к первому входу первой группы элемента 2-1-2 И-3 ИЛИ, второй вход второй группы первого элемента 2-2 И-2 ИЛИ соединен с первым входом первой группы первого элемента 2-3 И-2 ИЛИ, второй вход третьей группы элемента 2-1-2 И-3 ИЛИ подключен к второму ВХОДУ первой группы второго элемента -2 И-2 ИЛИ и к первому входу второй группы второго элемента 2-3 И-2 .1ЛИ, первый вход второйгруппы второго элемента 2-2 И-2 ИЛИ соединен с первым входом первой группы второго элемента 2-3 И-2 ИЛИ. Блок управлени  вырабатывает сигнал оптимальной величины компенсации сигналов входной цифровой информации в зависимости от сигналов на его информационных и управл ющих входах путем сдвига записываемого сигнала в сторону, противоположную сдвигу этого сигнала при воспроизведении. На фиг. 1 изображено устройство дл  записи сигналов цифровой инфор- . мации, блок-схема; на фиг. 2 - функциональна  схема устройства; на фиг, 3 - временные диаграммы, по сн ющие работу устройства. Устройство предварительной компенсации при записи цифровой информации содержит шину 1 цифровой инлени , адресную шину 9, дополнительгистра 3 сдвига соединен с шиной 1, , а синхронизирующий вход - с шиной 2. Выходы регистра 3 сдвига подключены к входам дешифратора k, который состоит из элементов И12-15 и элемента ИЛИ-НЕ 16 и предназначен дл  выработки на выходе сигналов, соответствующих комбинаци м цифровой информации на его входе Блок 5 формировани  задержанных синхросерий . состоит из последовательно соедин(бнных элементов задержки. Вход блока 5 подключен к шине 2, а выходы соединены с первой группой входов коммутатора 6, который состоит из v элементов 3 И 21-25 и элемента 5 ИЛИ 26 и представл ет собой мультиплексор . Разрешающий вход коммутатора 6 подключен к(3-выходу регистра 3 сдвига. Блок 8 управлени  состоит из элемента ИЛИ 27 с пр мым и инверсным выходами, элемента 2-2 И-2 ИЛИ 28 элемента 2-3 И-2 ИЛИ 29, элемента 2-1-2 И-3 ИЛИ 30, элемента 2-2 И-2 ИЛИ 31 и элемента 2-3 И-2 ИЛИ 32, пр этом первый вход первой группы элемента 2-2 И-2 ИЛИ 28 первый вход первой группы элемента 2-3 И-2 ИЛИ 2 вход второй группы элемента 2-1-2 И-3 ИЛИ 30, второй вход первой групп элемента 2-2 И-2 ИЛИ 28 и первый вхо первой группывторого элемента 2-3 И-2 ИЛИ 32 образуют соответственно -первый, второй, третий, четвертый и п тый информационные входы блока 8 управлени , выходы которого  вл ютс  выходами элемента 2-2 И-2 ИЛИ 28, эл мента 2-3 И-2 ИЛИ 29, элемента 2-1-2 И-3 ИЛИ 30, элемента 2-2 И-2 .ИЛИ 31 и элемента 2-3 И-2 ИЛИ 32,первый вход элемента ИЛИ 27 подключен к выходу блока 11 хранени  кодов разрешающей способности,к второму входу второй группы элемента 2-3 И-2 ИЛИ 29 и к третьему входу второй труппы элемента 2-3 И-2 ИЛИ 32. Второй вход элемента ИЛИ 27 соединен с адресной шиной 9, с третьим входом второ группы элемента 2-ЗИ-2 ИЛИ 29 и с вторым входом второй группы элемента 2-ЗИ-. ИЛИ 32. Пр мой выход элемента ИЛИ 27 подключен к второму входу первой группы элемента 2-2И-2 ИЛИ 28, к вто рому входу первой группы элемента 2-3 И-2 ИЛИ 29 и к первому входу элемента 2-2И-2 ИЛИ 31. Инверсный выход элемента ИЛИ 27 соединен с первым входом второй группы элемента 2-2И-2 ИЛИ 28 с вторым входом пер 10 . вой группы элемента 2-1-2 И-3 ИЛИ 30, с первым входом третьей группы элемента 2-1-2 И-3 ИЛИ 30, с вторым входом второй группы, элемента 2-2 И-2 ИЛИ 31 и с вторым входом первой группы элемента 2-3 И-2 ИЛИ 32. Первый вход первой группы элемента 2-2 И-2 ИЛИ 28 подключен к первому вхрду первой группы элемента 2-3 И-2 ИЛИ 29 и к первому входу первой группы элемента 2-1-2 И-3 ИЛИ 30 Второй второй группы элемента 2-2 И-2 ИЛИ 28 соединение первым входом первой группы элемента 2-3 И-2 ИЛИ 29. Второй вход третьей группы элемента 2-1-2 И-3 ИЛИ 30 подключен к второму входу первой группы элемента 2-2 И-2 ИЛИ 31 и к первому входу второй группы элемента 2-3 И-2 ИЛИ 32, первый вход второй группы элемента 2-2 И-2 ИЛИ 31 соединен с первым входом первой группы элемента 2-3 И-2 ИЛИ 32. Информационные входы блока 8 управлени  соединены с выходами дешифратора k, а выходы блока 8 управлени  подключены к второй группе входов коммутатора 6. Адресна  шина 9 предназначена дл  приеме на первый управл ющий вход блока 8 управлени  си|- нала номера цилиндра. Адресна  шина 10 предназначена дл  приема сигналов номера магнитной головки на адресные входы блока 11 хранени  кодов разрешающей способности пир магнитна  головка - магнитна  поверхность, в качестве которого можно использовать стандартное ПЗУ (например микросхему 155 РЕЗ)„ Рассмотрим работу устройства по функциональной схеме ( фиг. 2К Сигналы входной цифровой информации фиг. За) подаютс  на информационный вход регистраЗ сдвигаи сдвигаютс  (сдвиг происходит в направлении слева направо) на один разр д по каждому синхроимпульсу (фиг. , поступающему на вход синхронизации регистра сдвига 3. С выхода регистра 3 сдвига сигналы цифровой информации (фиг. 3с)- цифрова  последовательность наQ-выходе регистра 3 сдвига, цифрова  последовательность на; выходах Т), Е ,f , б, Н, | ,7, К регистра 3 сдвига представл ет собой цифровую последовательность на С|-аыходе регистра 3 сдвига, сдвинутую D каждом такте работы устройства на один разр д, подаютс  на входы 7 . , дешифратора 4, где в каждом такте работы устройства происходит сравнъ ние поступающей комбинации сигналов цифровой информации с, образцовыми комбинаци ми (табл. l) , если имеетс  равенство,, то на соответствующем выходе блока выделени  образца t вы рабатывают сигнал, который указывает С D EFGHI JK

- безразличное состо ние.

Компенсаци  от номера магнитной головки

Компенсаци  от номера цилиндра

Результирующа  величина компенсации

Ifr - компенсаци  не производитс .

Направление компенсации задаё тс  кодовой последовательностью. С выхода блока 8 управлени  на вторую группу входов коммутатора 6 подают сигналы , разрешающие прохождение на выход устройства сигналов, задержанных во времени (фиг, 3 т,и) или поступающих во времени раньше { фиг. 3 Б,R.) на величину Д-fc-i или -bj относительно сигналов (фиг.35) , которые подают на выход устройства, если входной сигнал не компенсируют. Сигналы на выходе блока 6 .сдвига импульсов фиг.ЗV) представл ют собой скомпенсированную входную цифровую информацию .

Дл  по снени  работы логического преобразовател  пр.едставлена табл. 2.

Таблица 2.

u.t A.t Д.Ц A-t At, &t, At,

Введение в предлагаемое устройство адресной шины номера магнитных голово и блока хранени  кодов разрешающей способности пар магнитна  головка магнитна  поверхность выгодно отличает это устройство от устройства преварительной компенсации при записи цифровой информации, примен емое в системе накопител  на магнитных дисках ЕС-5080, который прин т за баэовый образец, так как предварительна  компенсаци  осуществл етс  не только в зависимости от. кодовой комбинации данных, поступающих на вход устройства , но и от разрешающей способности пар магнитна  головка - магнит5 8I Сигналы с выхода дешифратора и поступают на информационные входы блока 8 управлени . Наличие единичного сигнала на первом управл ющем входе блока управлени  указывает на то, что необходимо произвести дополнительную компенсацию сигналов входной информации в .зависимости отномера цилиндра, нулевой сигнал указывает на отсутствие дополнительной компенсации. Единичный сигнал , поступающий на второй управл ющий вход блока управлени  с выхода блока хранени  кодов разрешающей способности , указывает на то, что необходимо произвести дополнительную компенсацию в зависимости от номера магнитной Толовки. Нулевой сигнал указывает на отсутствие дополнительной компенсации. . .

на  поверхность, номера цилиндра, изменение которого соответствует изменению радиуса магнитной дорожки, 1ри этом значительно повышаетс  точность предварительной компенсации при записи цифровой информации и расшир етс  поле технологического допуска параметров магнитных головок, что приводит к увеличению количества годных Магнитных головок в накопителе на маг нитном носителе более чем на 5. Уст-, ройство целесообразно примен ть в накопител х со сменными пакетами дисков , т.е. разрешающа  способность пар магнитна  головка - магнитна  поверхность измен етс  от пакета к пакету

J

70

f f f f f

f f f

и от радиуса дорохчек записи. Устройство также использовать при компенсации входнойинформации только от двух факторов, например кодовой комбинации и разрешающей способности пар магнитна  головка - магнитна  поверхность (более приемлемо в нако-. пител х на магнитных дисках с малыми перемещени ми магнитных головок вдоль радиуса диска или в накопител х на магнитном барабане/ или кодо-; вой комбинации и номера.чцилиндра ( целесообразно примен ть п посто нных однодисковых накопител х с одной пе- ремещающейс  вдоль радиуса диска магнитной , головкой), .

Фие./ ra

фиг-З

Claims (2)

1. УСТРОЙСТВО ДЛЯ ЗАПИСИ СИГНАЛОВ ЦИФРОВОЙ ИНФОРМАЦИИ, содержащее регистр сдвига, выходы которого подключены к соответствующим входам дешифратора, а информационный вход и синхровход - к шинам сигналов цифровой информации й синхроимпульсов, коммутатор, выход которого связан с входом блока записи, блок формирования задержанных синхросерий, вход которого соединен с шиной синхроимпульсов, а выходы - с первой группой входов коммутатора, разрешающий вход которого подключен к выходу среднего разряда регистра сдвига, блок управления с подключенной к его перовому управляющему входу адресной шиной , отличающееся тем, что, с целью повышения точности компенсации , в него введены дополнительная адресная шина и подключенный к ней блок хранения кодов разрешающей, способности, выход которого соединен с вторым управляющим входом блока управления, включенного между выходами дешифратора и второй группой входов коммутатора, при этом блок управления содержит элемент ИЛИ с прямым и инверсным выходами, два элемен,та 2-2 И-2' ИЛИ, два элемента 2-3 И-2 ИЛИ и элемент 2-1-2 И~3 ИЛИ,при этом/ первый вход первой группы первого элемента 2-2 И-2 ИЛИ, первый вход пер~ вой группы первого элемента 2-3 И--2 ИЛИ, вход второй группы элемента .
2. 2-1-2 И-3 ИЛИ, второй вход первой . группы второго элемента 2-2И-2 ИЛИ и первый вход первой группы второго элемента 2-3'И-2 ИЛИ являются соответственно первым, вторым, третьим, четвертым и пятым информационными входами блока управления, выходами блока управления являются выходы первого элемента 2-2 И-2 ИЛИ, первого элемента 2-3 И-2 ИЛИ, элемента 2-1-2 <g И-3 ИЛИ, второго элемента 2-2 И-2 ИЛИ и второго элемента 2-3 И-2 ИЛИ, один вход элемента ИЛИ подключен к выходу блока хранения кодов разрешающей способности, к второму входу первой группы первого элемента 2-3 И-2 ИЛИ , и к третьему входу второй группы второго элемента 2 И-3 И-2 ИЛИ, дру- ! гой вход элемента ИЛИ соединен с ад- ; ресной шиной номеров цилидров, с . третьим входом второй группы первого i элемента 2-3 И-2 ИЛИ и с вторым вхо- ί дом второй группы второго элемен- ί та 2-3 И-2 ИЛИ, прямой выход элемен- ; та ИЛИ подключен к второму входу первой группы первого элемента 2-2 И-2 ИЛИ, к второму входу первой группы первого элемента 2-3 И-2 ИЛИ и к первому входу второго элемента 2-2 И-2· ИЛИ, инверсный выход элемента ИЛИ соединен с первым входом второй группы первого элемента 2-2 Й-2 ИЛИ, с вторым входом первой группы элемента 2-1-2 И-3 ИЛИ, с первым входом третьей группы элемента 2-1-2 И-3 ИЛИ,

   SU ...,1046765 с вторым входом второй группы второго элемента 2-2 И-2 ИЛИ и с вторым входом первой группы в-орого элемента 2~3 И^_2 ИЛИ, первый вход первой группы первого элемента 2-2 И-2 ИЛИ, подключен к первому входу первой группы первого элемента 2~3 И-2 ИЛИ и к первому входу первой группы элемента 2-1-2 И~3 ИЛИ, второй вход второй группы первого элемента 2-2 И-2 ИЛИ соединен с пер вым входом первой группы первого элемента 2-3 И-2 ИЛИ, второй вход третьей группы элемента 2-1-2 И-3 ИЛИ подключен к второму входу первой группы второго элемента 2-2 И-2 ИЛИ и к первому входу второй группы второго элемента 2-3. И-2 ИЛИ, первый вход второй группы, второго элемента 2-2 И-2ИЛИ соединен с первым входбм , первой группы второго элемента 2-3 И-2 ИЛИ.