SU886018A1 - Многоканальное устройство синхронизации и выравнивани потоков информации - Google Patents

Description

Изобретение относится к передаче и обработке информации в многоканальных цифровых системах с цикловой синхронизацией, в которых синхросигнал передается в виде последовательности чередующихся маркерных синхро- * групп двух вйдов, когда длина цикла во всех каналах одинакова* однако маркеры различных каналов смещены во времени относительно друг друга, т.е. преимущественно в многоканальных сис-¹® темах связи, системах телеизмерения, а также в многоканальных цифровых магнитофонах, работающих с высокой плотностью записи, когда имеет место взаимный перекос каналов движу- ¹⁵ щегося носителя записи.

Известно многоканальное устройство синхронизации и выравнивания потоков информации, содержащее триггер, а^ в каждом из каналов генератор управления записью и буферный накопитель, тактовые й информационные входы которых объединены соответственно П].

Недостатком известного устройства является низкая точность синхронизации.

Цель изобретения - повышение точности синхронизации.

Для достижения указанной цели в . многоканальное устройство синхронизации и выравнивания потоков информации, содержащее триггер, а в каждом из каналов генератор управления записью и буферный накопитель, тактовые информационные входы которых объединены соответственно, введены управляемый компаратор, последовательно соединенные дискриминатор и генератор управления считыванием, а в каждый канал введены элемент ИЛИ и элемент И, при этом управляющий и считывающий выходы генератора управления считыванием подключены к соответствующим входам буферного накопителя каждого канала, к фазирующему входу которого подключен через элемент И соответствующий выход генератора управления записью данного канала и один из входов элемента ИЛИ, другой вход которого подключен к выходу Запись генератора управления записью соответствующего канала, а выход элемента ИЛИ подключен ко входу Запись соответствующего буферного накопителя, кроме того, выход Запись генератора управления записью каждого канала подключен к соответствующему входу управляемого компаратора, выход которого подключен к счетному входу триггера, выход которого подсоединен ко входу дискриминатора и к другому входу элемента И каждого канала.

Кроме того, буферный накопитель каждого канала содержит входной коммутатор, выходы которого через элементы памяти подключены к соответствующим входам элемента ИЛИ, причем входы входного коммутатора являются соответственно тактовым, фазирующим входом Запись и управляющим входами буферного накопителя, объединенный вход элементов памяти информационным входом буферного накопителя, а выход элемента ИЛИ - выходом буферного накопителя.

На чертеже приведена структурная электрическая схема предлагаемого устройства.

Многоканальное устройство синхронизации и выравнивания потоков информации содержит генераторы I управления записью, каждый из которых состоит из дешифратора 2 _f счетчика 3 длины цикла и блока 4 вхождения в синхронизм, буферные накопители 5, элементы И 6, элементы ИЛИ 7, управляемый компаратор 8, триггер 9, дискриминатор 10 и генератор 11 управления считыванием, кроме того, буферный накопитель содержит входной коммутатор 12, элементы 1.3 памяти и элемент ИЛИ 14.

Устройство работает следующим образом.

Генератор 1 управления записью в каждом канале устройства генерирует на первом выходе, соединенном со входом компаратора 8 и элементом ИЛИ 7, регулярную последовательность мар-, керных импульсов Ml, соответствующих по временному положению синхрогруппам первого вида, а на втором выходе, соединенном со вторыми входами элементов ИЛИ 7 и И 6 - последовательность М2, соответствующую синхрогруппам второго вида. Для этого информа4 ционный сигнал со входа устройства поступает на дешифратор 2, а тактовые импульсы поступают на счетчик 3 длины цикла. Отклики на синхрогруппы первого и второго видов с выхода дешифратора 2 поступают на вход блока 4; который в результате их анализа устанавливает необходимую фазу счетчика 3 длины цикла, с помощью выходного сигнала которого в блоке 4 формируются последовательности маркеров Ml и М2.

Маркеры Ml всех каналов поступают на входы компаратора 8. Компаратор 8 выполняется таким образом, что импульс на его выходе появляется, когда на его вход поступает некоторое наперед заданное число любых первых пришедших маркерных импульсов Ml. Удобно это число выбирать равным половине общего числа каналов устройства. Такой выбор позволяет сохранить работоспособность устройства в цепом даже при выходе из строя некоторого числа каналов (до половины/ или потере синхронизма в них.

Таким образом, компаратор 8 генег'рирует выходной импульс, когда на его входы поступает «/2 первых по времени маркеров Ml с выхода генераторов 1 управления записью любых η/2 из η каналов.

Последовательность импульсов с выхода компаратора 8 поступает на счетный вход триггера 9, на выходе которого образуется несимметричный и непостоянный по периоду в общем случае меандр. Несимметричность вызывается смещением маркеров от цикла к циклу, а изменения периода вызываются (например, в случае магнитной, записи) вариациям! скорости но.сителя записи. Несимметричность и непостоянство периода выходного сигнала триггера 9 являются управляющими воздействиями для дискриминатора 10, который преобразует их в сигнал управления частотой генератора 11 управления считыванием, на одном выходе которого формируется тактовая частота* считывания, а на другом - управляющий сигнал начала считывания.

Положительный полупериод выходного сигнала триггера 9 подается на входы элементов И 6 всех каналов устройства и является стробом фазирования для коммутаторов 12 буферных накопителей 5. Фазирование буферного накопителя 5 осуществляется индивиду5 886018 ально'для каждого канала маркером М2’, который со второго выхода генератора 1 управления записью проходит через открытый стробом триггера 9 элемент И 6, но буферные накопители 5 всех каналов фазируются маркерами М2, принадлежащими одному и тому же циклу во всех каналах устройства, причем фазировка подтверждается через каждые четыре цикла. После того как осуществлено фазирование накопителей 5, Коммутатор 12 под воздействием цикловых синхроимпульсов M-M1VM2 с выхода элементов ИЛИ 7 начинает формировать сигналы разрешения записи информации в элементы 13 памяти (ЭП). Запись начинается цикловым синхроимпульсом М, совпадающим с фазирующим маркером М2, в первый ЭП 13, следующим по времени маркером М, совпадающим с Ml, формируется·строб записи во второй ЭП 13 й т.д. Тактовые импульсы записи поступают в накопите- . ли 5 со входа устройства, а информация на входы ЭП 13 - с другого входа устройства. После того, как строб записи для одного из четырех ЭП 13 сформирован, адресный счетчик записи коммутатора 12 начинает заполнение выбранного ЭП 13 поступающей информацией.

Стробы разрешения считывания формируются коммутаторами 12 одновременно во всех каналах под воздействием управляющих сигналов считывания с выхода генератора 11 управления считыванием, причем считывание осуществляется из каждого ЭП I3 со сдвигом примерно на два цикла относительно записи в него, т.е. если в текущем цикле запись идет в первый ЭП 13, то считывание происходит из третьего ЭП 13, при записи во второй ЭП 13 считывание осуществляется из четвертого ЭП 13 и т.д.

Такой алгоритм работы коммутатора 12 позволяет полностью исключить потери информации при относительном смещении маркеров в каналах устройства на цикл.

IS

IS

JO

4J

SO

Одновременное считывание информации из накопителей 5 всех каналов осуществляет ее выравнивание. Тактовые импульсы Считывания в накопителе 5 поступают с выхода генератора 1I управления считыванием. Информация из ЭП 13 через элементы ИЛИ 14 поступает на выходы устройства.

ss ί· сдвинутые друг отдруга на интервалы длидо цикла синхронизации. В построения генератора 1 записью в виде схемы, гене1 0

Предлагаемое устройство обладает более широкими функциональными возможностями по сравнению с известным, так как оно позволяет выравнивать потоки информации, носительно тельностью результате управления рирующей две последовательности маркеров, возможно устранение сбоев фазировки даже в том случае, когда величина сдвига превышает в части каналов длительность цикла, а применение четырех элементов 13 памяти в буферном накопителе 5 позволяет из-» бежать в этом случае потерь информации .

Устройство универсально, так как оно может применяться как для устранения перекосов движущегося носителя в системах магнитной записи, так и в несинхронизированных системах передачи информации, обладает существенно более высокой помехоустойчивостью по сравнению с известным, поскольку возможность изменения порога срабатывания компаратора позволяет надежно осуществлять выравнивание потоков информации даже при выходе из строя части каналов системы передачи инфопмации.

Claims (2)

1. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО СИНХРОНИЗАЦИИ и ВЫРАВНИВАНИЯ ПОТОКОВ ИНФОРМАЦИИ 1 , . Изобретение относитс  к передаче и обработке информации в многоканальных Щ1ФРОВЫХ системах с цикловой синхронизацией, в которых синхросигнал передаетс  в виде последовательности чередующихс  маркерных синхрогрупп двух вЬдов, когда длина цикла во всех каналах одинакова однако маркеры различщ.1х каналов смещены во времени относительно друг друга, т.6 преимущественно в многоканальных сие темах св зи, системах телеизмерени , а также в многоканальных цифровых магнитофонах, работающих с высокой плотностью записи, когда имеет место взаимный перекос каналов движущегос  носител  записи. Известно многоканальное устройство синхронизации и выравнива ни  пото ков информации, содержащее триггер, в каждом из каналов генератор управлени  записью и буферный накопитель, тактовые и информационные входы кото рых объединены соответственно tl}. Недостатком известного устройства  вл етс  низка  точность синхронизации . Цель изобретени  - повышение точности синхронизации. Дп  достижени  указанной цели в , многоканальное устройство синхронизации и выравнивани  потоков информации , содержащее триггер, а в каждом из каналов генератор управлени  записью и буферный накопитель, тактовые информационные входы которых объединены соответственно, введены управл емый компаратор, последовательно соединенные дискриминатор и генератор управлени  считыванием, а в каждый канал введены элемент ИЛИ и элемент И, при этом управл ющий и считывакмпий выходы генератора управлени  считыванием подключены к соответствующим входам буферного накопител  каждого канала, к фазирующему входу которого подключен через элемент И соответствующий выход генератора управлени  записью данного канала и один из входов элемента ИЛИ, другой вход которого подключен к выходу Запись генератора управлени  записью соответствующего канала, а выход элемента ИЛИ подключен ко входу Запись соответствующего буферного накопител , кроме того, выход Запись генератора управлени  записью каждого ка нала подключен к соответствующему входу управл емого компаратора, выхо которого подключен к счетному входу триггера, выход которого подсоединен ко входу дискриминатора и к другому входу элемента И каждого канала Кроме того, буферный накопитель каждого канала содержит входной коммутатор, выходы которого через элементы пам ти подключены к соответствующим входам элемента ИЛИ, причем входы входного коммутато ра  вл ютс  соответственно тактовым, фазирующим входом Запись и управл ющим входами буферного накопител , объединенный вход элементов пам ти информационным входом буферного накопител , а выход элемента ИЛИ - выходом буферного накопител . На чертеже приведена структурна  электрическа  схема предлагаемого устройства. Многоканальное устройство синхронизации и выравнивани  потоков ин формации содержит генераторы управ лени  записью, каждый из которых состоит из дешифратора 2 счетчика 3 длины 1Ц1кла и блока 4 вхождени  в синхроцизм, буферные накопители 5, элементы И 6, элементы ШШ 7, управл емый компаратор 8, триггер 9, диск ри1«1натор 10 и генератор 11 управлени  считыванием, кроме того, буферны накопитель содержит входной коммутатор 12, элементы 13 пам ти и элемент ИЛИ 14. Устройство работает следующим образом . Генератор 1 управлени  записью в каждом канале устройства генерирует на первом выходе, соединенном со входом компаратора 8 и элементом ИЛИ 7, регул рную последовательность мар керных импульсов Ml, соответствующих по временному положению синхрогруп ,пам первого вида, а на втором выходе соединенном со вторыми входами элементов ИЛИ 7 и И 6 - последователь ..ность М2, соответствующую синхрогруп пам второго вида. Дп  этого ийформа84 ционный сигнал со входа устройства поступает на дешифратор 2, а тактовые импульсы поступают на счетчик 3 длины цикла. Отклики на синхрогруппы первого и второго видов с выхода депшфратора 2 поступают на вход блока 4; который в результате их анализа устанавливает необходимую фазу счетчика 3 длины цикла, с помощью выходного сигнала которого в блоке 4 формируютс  последовательности маркеров Ml и М2. Маркеры Ml всех каналов постуйают на входы компаратора 8. Компаратор 8 выполн етс  таким образом, что импульс на его выходе по вл етс , когда на его вход поступает некоторое наперед заданное число любых первых пришедших маркерных импульсов Ml. Удобно это число выбирать равным половине общего числа каналов устройства . Такой выбор позвол ет сохранить работоспособность устройства в цепом даже при выходе из стро  некоторого числа каналов (до половины или потере синхронизма в них. Таким образом, компаратор 8 генерирует выходной импульс, когда на его входы поступает п/2 первых по времени маркеров Ml с выхода генераторов 1 управлени  записью любых п/2 из п каналов. Последовательность импульсов с выхода ко1 паратора 8 поступает на счетный вход триггера 9, на выходе которого образуетс  несимметричный и непосто нный по периоду в общем случае меандр. Несимметричность вызываетс  смещением маркеров от цикла к циклу, а изменени  периода вызываютс  (например, в случае магнитной, записи вариаци ьо скорости но.сител  записи. Несимметричность и непосто нство периода выходного сигнала триггера 9  вл ютс  управл ющими воздействи ми дл  дискриминатора 10, который преобразует их в сигнал управлени  частотой генератора II управлени считыванием, на одном выходе которого формируетс  тактова  частота считывани , а на другом - управл ющий сигнал начала считывани . Положительный полупериод выходного сигнала триггера 9 подаетс  на входы элементов И 6 всех каналов устройства и  вл етс  стробом фазировани  дл  коммутаторов I2 буферных накопителей 5. Фазирование буферного накопител  5 осуществл етс  индивиду5 альнодл  каждого канала маркером М2 который со второго выхода генератора 1 управлени  записью проходит через открытый стробом триггера 9 элемент И 6, но буферные накопители 5 всех каналов фазируютс  маркерами М2, при надлежащими одному и тому же циклу во всех каналах устройства, причем фазировка подтверждаетс  через каждые четыре цикла. После того как осу ществлено фазирование накопителей 5, Коммутатор 12 под воздействием цикловых синхроимпульсов M-MWM2 с выхо да элементов ИЛИ 7 начинает формировать сигналы разрешени  записи инфор мации в элементы 13 пам ти (ЭП). Запись начинаетс  цикловым синхроимпульсом М, совпадающим с фазирующим маркером М2 в первый ЭП 13, следующим по времени маркером М, совпадающим с Ml, формируетс  строб записи во второй ЭП 13 и т.д. Тактовые импульсы записи поступают в накопители 5 со входа устройства, а информаци  на входы ЭП 13 - с другого вход устройства. После того, как строб записи дл  одного из четырех ЭП 13 cфop в poвaн, адресный счетчик записи коммутатора 12 начинает заполнение выбранного ЭП 13 поступающей информацией . Стробы разрешени  считывани  фор в pyютc  коммутаторами 12 одновременно во всех каналах под воздействием управл нлцих сигналов считывани  с выхода генератора 11 управлени  считыванием, причем считывание осуществл етс  из каждого ЭП 13 со сдвигом примерно на два цикла относительно записи в него, т.е. если в текущем цикле запись идет в первый ЭП 13, то считывание происходит из третьего ЭП 13, при записи во второ ЭП 13 считывание осуществл етс  из четвертого ЭП 13 и т.д. Такой алгоритм работы коммутатор 12 позвол ет полностью исключить по тери информации при относительном смещении маркеров в кан.алах устрой ства на цикл. Одновременное считывание информа ции из накопителей 5 всех каналов осуществл ет ее выравнивание. Тактовые импульсы считы.вани  в накопителе 5 поступают с выхода генератора 1 1 управлени  считыванием. Информаци  из ЭП 13 через элементы ИЛИ 14 посту пает на выходы устройства. Предлагаемое устройство обладает более широкими функциональными возможност ми по сравнению с известным, так как оно позвол ет выравгшвать потоки информации, сдвинутые друг относительно друга на интервалы длительностью до цикла синхронизации. В результате построени  генератора 1 управлени  записью в виде схемы, генерирующей две последовательности маркеров, возможно устранение сбоев фазнровки даже в том случае, когда величина сдвига превышает в части каналов длительность цикла, а применение четырех элементов 13 пам ти в буферном накопителе 5 позвол ет избежать в этом случае потерь информации . Устройство универсально, так как оно может примен тьс  как дл  устранени  перекосов движущегос  носител  в системах магнитной записи, так и в несинхронизированных системах передачи информаци , обладает существенно более высокой помехоустойчивостью по сравнению с известным, поскольку возможность изменени  порога срабатывани  компаратора позвол ет надежно осуществл ть выравнивание потоков информации даже при выходе из стро  части каналов системы передачи информации . Формула изобретени  1. Многоканальное устройство синхронизации и выравнивани  потоков информации , содержащее триггер, а в каждом из каналов генератор управлени  записью и буферный накопитель, тактовые и информационные входы которых объединены соответственно, отличающеес  тем, что, с целью повьшени  точности синхронизации , в него введены управл емый компаратор, последовательно соединенные дискриминатор и генератор управлени  считыванием, а в каждый канал введены.элемент ИЛИ и элемент И, при этом управл ющий и считывающий выходы генератора управлени  считыванием подключены к соответствующим входам буферного накопител  каждого канала, к фазирукнцему входу которого подключен через элемент И соответствующий выход генератора управлени  записью данного канала и один из входов элемента ИПИ, другой вход которого подключен к выходу Запись генератора

   управлени  записью соответствунзщего канала, а выход элемента ИЛИ подключен ко входу Запись соответствующего буферного накопител , кроме того , выход Запись генератора управлени  записью каждого канала подключен к соответствующему входу управл емого компаратора, выход которого подключен к счетному входу триггера, выход которого подсоединен ко входу дискриминатора и к другому входу элемента И каждого канала.
2. 2. Устройство по П.1, отличающеес  тем, что буферный накопитель каждого канала содержит

   860188

   входной коммутатор, выходы которого через элементы пам ти подключены к соответствующим входам элeмeнta- ИЛИ, причем входы входного коммутатора  в} л ютс  соответственно тактовым, фазирующим входом Запись и управл ющим входами буферного накопител , объединенный вход элементов пам ти информационным входом буферного нако пител , а выход элемента ИЛИ - выходом буферного накопител .

   Источники информации, прин тые во внимание при экспертизе . Патент Франции № 2215657, IS кл. 6 06 К 5/00, 1974 (прототип).