SU1042017A1 - Мультимикропрограммное устройство управлени - Google Patents

Description

,причем первый выход дешифратора управлени  подключен к нулевому входу триггера пуска и через первый элемент задержки к нулевому входу вторЛго триггера регистра внутренних логических условий, единичные и нулевые выходы второго и третьего 1ц иггеров регистра внутренних логичес -.

ких условий соединены соответственно с первым, вторым, третьим и четвертым входами дешифратора управлени , второй выход которого подключен к выходу устройства, первому входу третьего элемента ИЛИ, третьему входу второго блока элементов И, первому входу четвертого элемента ИЛИ и второму входу третьего блока элементов И, третий выход дешифратора управлени  подключен к второму входу первого элемента И, выход которого через последовательно соединенные одновибратор, второй и третий элементы задержки соединен с управл ющим входом первого регистра, выход одновибратора соединен с управл ющим входом второго регистра, информационный выход которого подключен к первому управл ющему входу устройства, выход второго регистра подключен к информационному входу первого регистра, выход которого соединен с первым входом седьмого

блока элементов И, выход второго элемента задержки соединен с вторым входом седьмого блока элементов И, выход которого подключен к выходу устройства, четвертый выход дешифратора управлени  сдединен через четвертый элемент задержки с первьп входом первого элемента ИЛИ, второй вход которого соединен с единичным входом триггера пуска и вторим входом шестогр блока элементов И, четвертый выход дешифратора управлени  соединен также с выходом устройства, выход четвертого элемента задержки соединен с вторым входом второго элемента ИЛИ, выход которого соединей с Нулевым входом третьего триггера регистра внутренних логических условий, единичный выход триггера управлени  соединен с вторым входом третьего элемента ИЛИ, выход которого подключен к второму входу п того . блока элементов И, второму входу первого блока элементов И и четверт у входу блока проверки логических условий второй и третий управл к цие выходы которого соединены соответственно с первым входом третьего элемента И и третьим входом п того (блока элементов И, нулевой выход первого триггера регистра внутренних логических условий соединен с вторым входом третьего элемента И, выход которого соединен с нулевым входом триггера управлени  и вторым входом четвертого элемента ИЛИ, третий вход которого подключен к единичному входу триггера управлени , выход четвертого элемента ИЛИ соединен со вторым входом второго элемента И, нулевой выход триггер а управлени  соединен с третьим входом третьего блока элементов и.

.2. Устройство управлени  по п. 1 о т л и ч а ю щ е е с   тем, что блок проверки логических условий срдержит дешифратор, два регистра, три блока элементов И, блок элементов Сумма по модулю два, два элемента И и элемент ИЛИ, причем первый выход депгафратора соед11нен с первыми входами первого и второго блока элементов И, второй выход дешифратора соединен с первым входом третьего блока элементов и, выход которого соединен с первым входом блока элементов сумма по модулю два, второй вход блока элементов сумма по модулю два подключен к втсгрому входу блока проверки логических условий , а выход - к адресному выходу проверки логических условий, первый вх;од блока проверки логических условий соединен с входом дешифратора , третий вход блока проверки логических условий соединен с вторым входом третьего блока элементов И и первыми группами входов первого и второго регистров, вторые группы входов.КОТО1ИЛХ соединены соответственно с выходами первого и второго блоков элементов И, первый выход первого регистра соединен с входом элемента и, выход которого  вл етс  персам управл ющим выходом блока проверки логических условий, второй управл ющий выход которого соединен с выходом первого элемента И, второй выход первого регистра соединен с входами второго элемента И, выход которого  вл етс  третьим управл ющим выходом блока проверки логических условий, четвертый выход которого соединен с вторыми выходами первого и второго блоков элементов И.

Изобретение относитс  к вычислите ьнЪй технике и может быть использовано дл  построени  высокопроизводительных вычислительных систем ; с микропрограммным управлением.

. ..Известномикропрограммное устройство Управлени , содержащее блок пам ти микропрограмм, блок проверки условий, триггер управлени , элемент И, два регистра адреса .l .

Недостатками указанного устройства  вл ютс  низкое быстродействие и узка  область применени , которые обусловлены неполным учетом множества взаимных состо ний реализуемых в режиме мультипрограммировани  мик ропрограмм (режим мультипрограммировани ) ,: .

Наиболее близким к изобретению , по технической сущности и достига- ; емому эффекту  вл етс  устройство / управлени  с параллельным выполнением микропрограмм, содержащее шесть блоков элементов И, элемент ИЛИ, Три блока элементов ИЛИ, элементИ, два регистра адреса, блок пам ти микропрограмм , блок проверки логических условий, триггер пуска, генератор тактовых импульсов, триггер управлени , регистр внутренних логических условий и дешифратор внутренних логйческих условий 2.

Недостатками известного устройства  вл ютс  узка  область применени  и низкое быстродействие, что обусловлено следующими причинами, В ука- ванном устройстве реализовано круговое-циклическое планирование дл  двух микропрограмм (основной и параллелльной ), обладающих разным приоритетом. Втора  (параллельна ) микропрограмма реализуетс  в режимах ожидани  первой (основной) микропрограммы . По окончании ожидани  перва  микропрограмма прерывает выполнение второй и возобновл ет свою работу с микрокоманды, следующей за микрокомандой ожидани . Таким образом , в целом дисциплина функционировани  усТрЪйства  вл етс  композицией двух дисциплин обслуживани  микропрограмм: перва  (основна ) микропрограмма обслуживаетс  по алгоритму; Первый пришел - первый обслужен, втора  (параллельна ) микропрограмма обслуживаетс  с абсолютным приоритетом , дообслуживанием и величиной очередного кванта обслуживани , завис щей от состо ни  (длительности режима ожидани ) первой микропрограммы . Причем величина времени до обслуживани  зависит от того про- . изошло ли прерывание параллельной микропрограммы в критическом участке или вне его - если прерывание произошло в критическом участке, то результаты предыдущей работы паргшлельной микропрограммы тер ютс  и/

следовательно, врем  дообслуживани  параллельной микропрограммы вновь становитс  равным потребному времени ее выполнени . Последнее.обсто тельство в устройстве-прототипе не учитываетс  и с использованием рассматриваемой структуры может быть реализовано путем программного анализа ситуации и организации в последующем повторной инициализации параллельной микропрограммы, на что потребуютс  значительные затраты времени. Композици  описанных дисциплин обслуживани  при условии реализации в устройстве-прототипе накладывает следующие ограничени  на реализуемые Микропрограммы и объект управлени : втора  (параллельна ) микропрограмма не должна иметь непрерываемых (Критических) участков, поскольку она может быть перервана основной микропрограммой по окончанию ожидани  в произвольный- момент времени, втора  микропрограмма не может Иметь микрокоманд ожидани , обе лмикропрограммы должны осуществл ть управление разными функциональными блоками (узлами, подсистемами) Объекта управлени , т.е. в устройств отсутствуют специальные средства дл  сохранени  информации о состо нии рбъекта управлени , определ емой значением внешних логических условий в момент прер лвани  выполнени  одной микропрограмма и перехода к выполнению другой.

Условие отсутстви  критических участков в параллельной микропрограмме приводит к тому, что в микропрограмме не должно быть неделимых операций, т,е. никака  последовательность микрокоманд не может задавать выполнение неделимых операций с ре- Iсурсами системы. При этом под ресурсом понимаетс  люба  компонента (аппаратна  или программна ) системы, котора  может быть представлена процессу , реализующему микропрограмму. Указанные обсто тельства существенно сужают на практике область применени  устройства-прототипа и, кроме того, уменьшают быстродействие устройства за счет потери информации при прерывании параллель ной микропрограммы основной.

Втора  (параллельна ) микропро- грамма не может иметь микрокоманд ожидани  ввиду того, что в устройстве по замыслу должен фиксироватьс  режим ожидани  только основной микропрограммы. Однако одни и те же микропрограммы могут выступать в процессе реализации разных операций в системе в роли как основной, так и параллельных микропрограмм. В св зи с этим код начала ожидани  дол . жен быть унифицированным в системе. Следовательно, при переходе в ожидание параллельной микропрограммы выработан сигнал Начало ожидани , |п15едусмотренный только дл  основной /микропрограммы, и устройство будет функционировать неверно. Указанный недостаток ограничивает область при менени  и снижает надежность ствр., Кроме того,, в прототипе может быт рег(лизован только принцип закреплени  функциональных узлов и элементо ( или их совокупностей) за конкретной микропрограк1мой (основной или паргшлельной). Данноеопределение соответствует принципу построени  вычислительной системьа с закрепленными устройствами. Это обусловлено тем, что состо ние системы, содержа щей объект управлени  и данное устройство управлени  при переходе от основной микрограммы (параллельно , |1Гпараллельной (основной) сохран етс  только частично - запоминаетс  .адрес очередной микрокоманды прерываемой программы. Состо ние же объекта управ лени , определ емое значени милогических условий, не запоминаетс . По- . этому дл . того, чтобы привозобновле . НИИ выполнени  прерванной микропрограммы можно было идентифицировать нужное Дл  ее работы состо ние системы требуетс , чтобы-прерываема  микропро грамма (котора  работала перед возобновл емой ) не изм:енила логические услови , определ ющие ход выполнени  во зобновл емой микропрограммы. Указанное ограничение приводит На практике к резкому увеличению объема оборудовани  системы либо требует существен ного снижени  функциональных возможностей микропрограмм. Низкое быстродействие прототипа также обусловлено тем, что параллельна  микрбпрограмма не может иметь микрокоманд ожидани . Вследствие этого исходна  микропрограмма должна разбиватьс  на параллельные микропрограммы меньшего размера, не содержащие микрокоманд ожидани . Цель изобретени  - расширение области применени  и повышение быстродействи  устройства Поставленна  цель достигаетс  тем что в мультимикропрограммное устройство управлени , содержащее шесть « локов элементов И, элемент ИЛИ, три блока элементов ИЛИ, элемент И, два регистра адреса, блок пам ти микропрограмм, блок проверки логических условий, триггер пуска, генератор тактовых импульсов, триггер управлени , регистр внутренних логических условий и дешифратор внутренних .логических условий, первый и второй выходы которого подключены соответственно к единичному и нулевому входам первого триггера регистра внутренних логических условий. третий и четвёртый выходы дешифратора внутренних логических условий подч ключены соответственно к единичным входам второго и третьего триггеров . регистра внутренних логических условий , выход внутренних логических ус . ловий блока пам ти микропрограмм соединен с входом дешифратора внутрен них логических условий, управл ющий вйход блока пам ти микропрограмм соединен с выходом устройства, выход внешних логических условий и ;адресныйвыход блока пам ти микропрограмм подключены соответственно к- первому и второму входам блока проверки логических условий, третий вход которого соединен с первым управл ющим входом устройства, адресный выход блока проверки логических условий соединен с первыми входами первого и .второго блоков элементов И, первый управл ющий выход блока проверки логических условий соединен с единичным входом триггера управлени , выход которого подключен к второму вxoдV второго блока элементов И, выход которого соединен с нулевым-входом первого блока элементов ИЛИ, выход первого блока элементов ИЛИ подключен к входу первого регистра адреса, выход которого подключен к .первому входу третьего блока элементов И, выход третьего блока элемен тов И соединен с первым входом второго блока элементов ИЛИ, выход которого подключен к адресному входу блока пам ти микропрограмм, выход первого элемента ИЛИ соединен с первым входом четвертого блока элементов И, выход которого соединен с первым входом третьего блока элеиен±ов ИЛИ, выход третьего блока элементов ИЛИ подключен к входу второго регистра адреса, выход второго регистра адреса соединен с первым входом п того блока .элементов И, выход которого соединен с вторым входом второго блока элементов ИЛИ, выход первого блока элемен-грв И со- .( единен с вторым входом третьего элементов ИЛИ, первый адресный вход устройства соединен с первым входом шестого блока элементов И, выход которого подключен к второму первого блока элементов ИЛИ, второй адресный вход устройства подключен к второму входу .четвертого блока элементов И, выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого подключен к управл ющему входу блока пам ти микропрограмм , второй управл ющий вход.устройства соединен с единичным входом TpiHrrepa пуска, единичный выход которого соединен со вторым входом первого элемента И, дополнительно введены седьмой блок элемейтов И, второй, третий и четвертый элементы ИЛИ, два элемента И, четыре элемента задержки, одновнбратор, деиифра .;Тор управлени , первый и второй регистры , причем первьлй выход дешифратора управлени  подключен к нулевому входу триггера пуска и через первый элемент задержки к нулевому входу второго триггера регистра внутренних- логических условий, единичные и нулевые выходы второго-и трётьегЬ триггеров регистра внутренних логических условий соединены со ответственно с первым, вторым, ретъ им и четвертым входами дешифратора управлени , .второй выход которого подключен к выходу устройства, первому входу третьего элемента ИЛИ, третьему входу i второго блока элементов И первому входу четвертого элемента ИЛИ и второму входу третьегЪ влрка элементов И, третий выход дешифратора управлени  подключен к пер вому входу второго элемента И/ вход которого через последовательно соединенные одновибратор, второй и третий элементы задержки соединен с управл ющим входом первого регистра , выход одновибратора соединен е управл ющим входом второго регистра информационный вход которого подклю чен к первому управл ющему входу уст ройства, выход второго регистра подключен к информационному входу первого регистра, выход которого соединен с первым входом седьмого блока элементов И, выход второго элемента задержки, соединен с вторым входом седьмого блока элементов И, выход которого подключен к выходу устр й1ства , четвертый выход дешифратсра управлени  соединен через четвертой элемент задержки с первым входом первого элемента ИЛИ, второй вход которого соединен с единичным входом триггера пуска и вторым входом шестого блока элементов И, четвертый выход дешифратора управлени  соедй ней также с выходом устройства, адход четвертого элемента .задержки соединен с вторым входом второго элемента ИЛИ, выход которого соединен с нулевым входом третьего триггера регистра внутренних логических условий , единичный выход триггера упрайлени  соединен с вторым входом треть его элемента ИЛИ, выход которого под ключен к второму входу п того блока элементов И, второму входу первого блока элементов И и четвертому входу блока проверки логических уело- ;Вий , второй и третий управл ющие входы которого соединены соответственно с первым входом третьего эле «ента И и третьим входом п того блока элементов И, нулевой выход первого триггера регистра внутренних лот гических условий соединен с вторым. входом третьего элемента И, выход которого соединен с нулевым входом триггера управлени  и вторлм входом четвертого элемента ИЛИ, третий вход которого подключен к единичному входу триггера управлени , выход четвертого элемента ИЛИ соединен с вторым входом второго элемента И, нулевой выход триггера управлени  соединен b третьим входом третьего блока элементов И. Блок проверки логических условий содержит дешифратор, два регистра, три блока элементов И, €5лок элементов сумма по модулю два, два элемента И и элемент ИЛИ, причем первый выход дешифратора соединен с первыми входами первого и второго блока элементов И, второй вход дешифратора соединен с первым входом треть его блока элементов И, выход которого соединен с первым входом блока элементов сумма по модулю двд, вто рой вход блока элементов сумма по модулю два подключен к второму входу блока проверки логических условий, . а выход - к адресному выходу блока 1рове{}ки логических условий, первый вход блока проверки логических условий соединен с входом дешифратора, третий вход блока проверки логических условий соединен с вторым входом третьего блока элементов И и первыми группами входов первого и второго регистров, вторые группы входов ко- . торых соединены соответственно с выходами первого и второго блоков элементов и, первый выход первого регистра соединен с вхЬдом элемента И, выход которого  вл етс  первым управ-л ющим выходом блока проверки логических условий, второй управл ющий выход которого соединен с выходом первого элемента И, второй выход первого регистра соединен с входами первого элемента И, выход второго регистра соединен с входами вторб1о элемента И, выход которого  вл етс  третьим управл ющим выходом-блока проверки логических условий, чётвертый вход которого соединен с втор лми входами первого и второго блоков элементов И. Сущность изобретени  состоит в {Расширении области применени  и повышении быстродействи  устройства . путем реализации кругового циклического алгоритма дл  двух микропрограмм . При одна из микропрограмм (основна ) имеет приоритет выше, чем у другой (параллельна ) и поэтому может прерывать ее выполнение. Устройство предназначено дл  реализации микропрограмм представл емых в. последовательно-параллельной форме. При этом кажда  исходна  микропрограмма разбиваетс  на подмножбства основных и параллельных микропрограмм . Устройство функционирует следу кпцим образом. В исходной состо нии все элементы пам ти наход тс  в нулевом состо  нии. Код реализуемой операции зап сываетс  в регистр адреса основной микропрограммы и определ ет начальный адрес соотве тствую1цей микропрогреалма . В регистр параллельной микропрограммы заноситс  начальный ад рес первой параллельной микропрог рг1ммы , котора  реализуетс  в режима Ожидани  основной микропрограммы. После этого устройство переходит в режим реализации основной микропрограммы . Направление цепи передачи информации (формирование адреска оче редной ми1 рок6гаанды) определ етс  состо нием триггера управлени , который в режиме реализации основной микропрограммы устанавливаетс  в ну левое состо ние. Если основна  микропрограмма переходит в режим ожида ни / то по соответствующему сигналу блока проверки логических условий триггер управлени  переключаетс  в единичное состо ние, тем самым прерыва  выполнение основной микропрограммы и разреша  реализацию параллельной .микропрограммы. Кроме того, при прерывании основной микро программы И и аналогично параллельной микропрограммы во втором регист ре сохранени  информации запомина-. етсд. состо ние логических условий н момент прерывани  основной (параллельной ) микропрограммы, а из первого регистра сохранени  информации восстанавливаетс  состо ние логичес ких условий дл  продолжени  реиници миЛ1 опрЬграммы. Ъ процессе выполнени  параллельной микропрограммы также может возникнуть режим ожидани  (вложение ожиданий). В этом случае соответствующим сигналом блока проверки логи ческих условий блокируетс  считывание из регистра адреса параллельной микропрограммы до свершени  одного из двух событий: окончание режима ожидани  параллельной микропрограмМа до завершени  ожидани  основной микропрограммы, окончание режима ожидани  основной микропрограммы. В первом случае разблокируетс  цепь считывани  с регистра параллел ной микропрограммы, и устройство функционирует в режиме выполнени  Параллельной микропрограммы аналогично указанйому. Во втором случае происходит запоминание логических условий на момент прерывани  параллельной микропрогр 1ммы ,- восстанавливаютс  логи ,ческие услови  дл  основной микропрограммы , и устройство переходит в режим выполнени  основной микропрограммы . Однако свершение второго собы ,ти  возможно только в том случае, если параллельна  микропрограмма .не воздействует на функциональные элементы и узлы объекта управлени , которые она использует в режиме разделени  времени-с основной микропрограг дй и операции с которыми должны быть логически завершены, т.е.  вл ютс  неделимыми или, другими словами, критическими участками параллельной микропрограммы. Дл  защиты таких критических участков в устройстве блокируетс  прохождение сигнала окончани  ожидани  основной микропрограммы до окончани  критического участка параллельной микропрограммы. Это позвол ет существенно расширить область применени  устройства за счет отказа от режима монопольного закреплени  функциональных УЗЛОВ и элементов объекта управлени  за микропрограммой. Если до окончани  выполнени  основной микропрограммы заканчиваетс  данна  параллельна  микропрограмма, то соответствующий сигнал выдаетс  операционной системе ЭВМ, котора  может занести в регистр параллельной микропрограммы начальный ацрес другой параллельной микропрограммы. Параллельна  микропрограмма может выполн тьс  параллельно с данной основной микропрограммой. В противном случае устройство продолжает реализацию текущей основной микропрограммы до ее завершени . Если до окончани  выполнени  параллельной микропрограммы заканчиваетс  основна  микропрограмма, то адрес очередной микропрограммы основной микропрограммы (первой микрокоманды в новой параллельно-последовательной комбинации микропрограмм) записываетс  в регистр основной микропрограммы и происходит блокирование считывани  из регистра основной микропрограммы . По окончании обеих микропрограмм осуществл етс  запись в регистр параллельной микропрограммы начального адреса очередной параллельной микропрограммы и устройство переходит в режим реализации новой параллельно-последовательной комбинации микропрограмм в соответствии с ука:занным пор дком. На фиг. 1 представлена функциональна  схема предлагаемого устройства , на фиг. 2 - функциональна  схема блока проверки логических условий/ на фиг. 3 - схема алгоритма реализации основной микропрограммы, на фиг. 4 - схема алгоритма реализации параллельной микропрограммы. Предлагаемое устройство (фиг. 1) содержит четвертый элемент 1 задержки , второй адресный вход 2 устройства , первый элемент ИЛИ 3, четвертый блок элементов И 4, третий блок элементов ИЛИ 5, второй регистр 6 адреса, п тый блок элементов И 7, .второй блок элементов ИЛИ 8, блок 9 пам ти микропрограмм, имеющий выходы 10, 11 и 12 внутренних логически условий,. управл ющий внешних логических условий и адресный выход 13, дешифратор 14 внутренних логических условий, имеющий выходы 15, 16, 17 и 18 сигналов критического участка параллельной микропрограммы конца критического участка параллел ной микропрограммы, конца основной микропрогра1ъо4ы, конца параллельной микропрограммы, второй элемент ИЛИ .регистр 20 внутренних логических условий, имеющий выход 21 сигнала блокировки прерывани  параллельнрй микропрограммы, дешифратор 22 управ лени , имеющий выходы 23, 24, 25, 26 сигналов конца обеих микропрограмм , конца основной микропрограммы (работают обе микропрограммы), конца параллельной микропрограммы, первый элемент 27 эадержки, первый, адресный вход 28 устройртва, шестой блок элементов И 29, первый блок элементов ИЛИ 30, первый регистр 31 адреса, третий блок элементов И 32, первый управл ющий вход 33 устройства , четвертый вход 34 блока про верки логических условий, первый 35 второй 36, третий 37 входы блока ЗЭ проверки логически.: условий, адресный выход 39 блока проверки логичес ких условий, первый управл ющий выход 40 блока 38, второй управл ющий выход 41 блока 38, третий управл ющий выход 42 блока 38, третий элемент И 43, триггер 44 управлени , третий элемент ИЛИ 45, первый блок элементов И 46, второй блок элементов И 47, четвертый элемент ИЛИ 48, второй элемент И 49, одиовибратор 5 второй элемент 51 эадержки, третий элемент 52 задержки, второй регистр 53, первый регистру 54, седьмой блок элементов И 55, выход устройства 56 вт.орой управл ющий вход 57 устройства , триггер 58 пуска, генера:тор 59 тактовЕ импульсов, первый элеменф И 60. Блок 38 (фиг, 2) содержит дешифратор 61, третий блок элементов И 62, блок 63 сумматоров по модулю два, первый блок элементов И 64, первый регистр 65, блок элементов ИЛИ 66, четвертый блок элементов И 67, второй блок элементов И 68, второй регистр 69, п тый блок элементов И 70. На схемах алгоритмов функциониро вани  по основной и параллельной микропрограммам (фиг.Зи i) прин ты «шёдующие условные обозначени  и сокращени : пмп адрес микрокоманды параллельной микропрограммы , Аддг адрес микрокоманды основной микропрограммы/ ОМП - основна  микропрограмма/ МПМ - параллельна  микропрограмма, RG - регистр,- Операци  записи, (RG)содержимое регистра. Работа устройства осуществл етс  следук цим образом. В исходном состо нии все элементы пам ти наход тс  в нулевом состо нии . Код реализуемой устройством операции подаетс  на вход 28 и определ ет начальный адрес основной микропрограммы. На вход 2 устройства подаетс  код операции, задава  тем самым режим работы основной микропрограммы . Сигналом с выхода 21 регистра 20 открыт элемент И 43, а сигналом с выхода 25 (признак парал:лельной реализации основной и параллельной микропрограммы) дешифратора 22 - элемент И 49. На выходе 24 дешифратора 22 сигнал (признак окончани  основной микропрограммы и работы параллельной) .отсутствует, поэтому элементы И 32 открыты. Адрес микрокоманды основной микропрограммы с выхода регистра 31 поступает через элементы И 32 и ИЛИ 7 на вход блока 9 пам ти микропрограмм , с выходов которого считываетс  код микрокоманды основной микропрограммы. При этом с выхода 10 на дешифратор 14 поступает код внутренних логических условий, которые могут определ ть конец основной микропрограммы. С выхода 11 блока 9 на .выход 56 устройства поступают сиЬналы микроопераций, с выхода 12 на вход 35 блока 38 проверки логических условий поступает код внешних логических условий, которыеопреде- л ютс  состо нием объекта управлени , С сшресного выхода 13 блока 9 пам ти на вход 36 блока 38 поступает, код косвенного адреса очередной, микрокоманды .основной микропрограммы. Если в данном такте работы режим функционировани  основной микропрограммы не измен етс  (отсутствуют признаки окончани  или начала ожийани ), то с выхода 39 блока 38 адрес очередной микрокоманды основной микропрограммы , модифицированный в блоке 38 сигналами внешних логических УСЛОВИЙ объекта управлени  с входа 33 устройства, через открытые эле менты И47 и элементы ИЛИ 30 поступает в регистр 31. В дальнейшем до изменени  режима работы (фиг. 3) основной микропрограммы устройство функционирует аналогично указанному. Если 5в очередной микрокоманде основной микропрограммы заданы внешние логические услови  начала ожидани , то адрес следующей микрокоманды основной микропрограммы аналогично

указанному заноситс  в регистр 31, фиксируй точку продолжени  основной микропрограммы после окончани  режи ма ожидани . С выхода 40 блока 38 поступает сигнал начала ожидани  основной микропрограммы, который устанавливает триггер 44 в единичное состо ние. При этом закрываютс  э;5вменты И 47 и И 32, сто щие в цепи основной микропрограммы. Кроме того, при по влении сигнала начала ожидани  на выходе 40 блока 38, который поступает через элемент ИЛИ 48 на вход элемента И 49, однЪвибратор 50 разрешает запись в регистр сохранени  информации 50 с входа 33 сигнало мгновенных логических условий, опре ел1Я101цих состо иие основной микропрогранф ы на момент прерывани  (перехода в ожидание). Далее сигнал с выхода элемента 51 задержки разрешает выдачу на объект управлени  из регистра 54 через элементы И 55 сигналов условий, определ ющих состо ние возобновл емой параллельной микропрограммы . По сигналу со второго элемен та 52 задержки осуществл етс  перезапись информации о состо нии прерванной основной микропрограммы из регистра 53 регистр 54. Сигналом с единичного выхода триггера 44 через элемент ИЛИ 45 открываютс  элементы И 46 и И 7.; Поэтому по очередному тактовому импульсу осуществл етс  считывание из регистра 6 адре-. са очередной микрокоманды параллельной микропрограммы, который через элементы, И 7 и ИЛИ 8 поступает в пам ти. С выходов блока 9 пам ти считываетс  код микрокоманды параллельной микропрограммы. При этом с выхода 10 блока 9 на вход дешифратора 14 поступает код внутренних логических условий, который дл  параллельной микропрограммы может устанавливать признаки начал и конца критического участка, а также окончани  параллельной микропрограммы . Если в данной микрокоманде параллельной микропрограммы режим ее работы не измен етс  (отсутствуют сигналы окончани  режима ожидани  основной микропрограммы при условии, что параллельна  находитс  вне критического интервала, или сигнал окончани  параллельной микропрограмму ), то с выхода 39 блока 38 адрес очередной микрокоманды параллельной микропрограммы через элементы И 46 и ИЛИ 5 поступает в регистр 6. Далее реализуетс  очередна  микрокоманда, параллельной микропрограммы анало и но указанному. Если параллельна  микропрограмма переходит в режим ожидани , то в очередной микрокоманде с выхода 12 блока 9 считываетс  соответствую1дий код внешних логических условий, по которому осуществл етс  запись услови  ожидани  в регистр 69 блока 38 (фиг, 2), На выходе 42 блока 38 сигнал снимаетс  и тем самым блокируютс  элементы И 7 После этого устройство переходит в режим обоюдного ожидани  основной и параллельной микропрограмм, В случае окончани  режима ожидани  параллельной микропрограммы все разр ды регистра 69 блока 38 (фиг. 2) устанавливаютс  в нулевое состо ние tf d выхода 42 блока 38 возобновл етс  выдача единичного сигнала, по которому продолжаетс  выполнение параллельной микропрограммы аналогично указанному. Если в процессе функционировани  параллельной микропрограммы заканчиваетс  ожидание основной микропрограммы (фиг, 3), то с выхода 41 блока 38 выдаетс  сигнгш на.первый вход элемента И 43. Элемент И 43 срабатывает только в том случае, когда первый триггер регистра 20 установлен в нулевое состо ние . Это свидетельствует о том, что пара.:г ельна  микропрограмма не нахо итс S критическом (непрерываемом) участке. Если же по одной из микрокоманд параллельной микропрограммы первый триггер регистра 20 был установлен в единицу по сигналу с выхода 15 дешифратора 14, то, следовательно , параллельна  микропрограмма находитс  в критическом (непрерываемом ) участке.

Поэтому элемент И 43 не срабатывает , триггер 44 остаетс  в единичном состо нии и устройство продолжает реализацию параллельной микропрограммы аналогично описанному выше,. Однако как только в очередной микрокоманде параллельной микропрограммы выдаетс  сигнал окончани  критического участка с выхода 16 дешифратора 14, происходит аналогично указанному запись кода адреса очередной микрокоманды параллельной микропрограммы в регистр адреса 6, Кроме того/ первый триггер регистра 20 устанавливаетс  в нулевое состо ние и откр лвает элемент И 43. В этом случае триггер 44устанавливаетс  в нулевое состо ние , иницииру  тем Самым продолжение выполнени  основной микропрограммы. При переходе к основной микропрограмме также как и при переходе от основной к параллельной микропрограмме по сигналу с выхода элемента И 43 через элемент ИЛИ 48 срабатывает элемент И 49 и осуществл етс  аналогично опис анному выше «сохранение состо ни  прерываемой параллельной микропрограммы в регистре 53 и восстановление информации о реинициируемой основной микропрограмме из регистра 54,

В процессе функционировани  во врем  ожидани  основной микропрограммы (до окончани  ее) параллель на  микропрограмма может завершитьс  (фиг. 4)..

В последней микрокоманде параллельной микропрограммы с выхода 18 дешифратора 14 выдаетс  сигнал окончани  параллельной Микропрограммы, по которому с выхода 26 дешиф ато ра 22 .выдаётс  сигнал окончани  параллельной микропрограммы.Ма ёыход 56 устройства в качестве сообщени  операционной системе ЭВМ. В данном случае до окончани  основной микропрограммы можно задать устройству при, необходимости выполнение еще одной параллельной микропрогрг1ммы. При,.: этом операционна  система ЭВМ подает на вход.2 код операции, опреД|ф31 :ющий начсшьный адрес очередной паЦ раллельной микропрограммы, а л кхций сигнал пуска формируетс  сигналу с выхода 26 д ешифратора 22, кбторь й черезэлемент згшержки t ИЛИ 2 открывает элементы И 4, и осуи ествл етс  начального адреса очередной параллельной микроп.рограммы в регистр б. Одновременно с вшсода 26 де аифратора 22 сигнсша, за,| ер {аннв1м на элементе задержки 1, элемент ИЛИ 19 с6ра,сываетс  регистр 20. После этого устройство продолг-г жает работать в режиме паргшлельнрй реализации основной и.параллельйойх микропрограмм..

Если в процессе реализации счи тываетс  конечна  Микрокоманда основной микропрограммы, те сигнал с выхода 17 дешифратора 14 устанавливает в единицу третий раз р д регист:ра 20, который инициирует на выходе24 дешифратора 22 сигнал, который поступает на выход 56 устройства дй  информировани  операционной системы ЭВМ об окончании основной микропро граммы.и необходимости подачи, на вход 28 устройства начальйого адреса очередной основной микропрогрдмг мы. Этот же сигнал через элемент ИЛИ 45 открывает элементы И 46, рдэ реша  тем самым прохождение адреса: микрокоманд параллельной микропрограммы . Далее устройство )еализуе только параллельную микропрограмму . до ее окончани . . : ,

. По окончании параллельиой микропрограммы (фиг. 4) возбуждаетс  23 дешифратора 22 и выдает сиг нал окончани  обоих микропрограмм. По этому сигналу триггер. 58 устанавливаетс  в нулевое состо ние и. ;запрещаетс  прохождение тактовых импульсов с генератора 59 через элемент И 60 на управл ющий вход блока пам ти 9. При подаче управл ющего сигнала пуска на вход 57 устройство

переходит к параллельной реализации основ ной и параллельной микропрограмглл аналогично описанному выше, v

Технико-экономическую эффективность предлагаемого устройства оце .нивают следующим образом. Степень ,увеличени  быстродействи  устрой- ства Л определ етс  выражени.ем

л м„- м„ ео -уЛип °Зададим следующие значени  вели- д чин, вход щих в формулу 10-10 ,

o 10.

Число микрокоманд ожидани  составл ет до 20% от общей длины 1икропрограммы , тогда можно задать величину по формуле

0.2..

Подставив заданные значени  дл  величины Nflinf, , f Q и у , получают среднюю оценку степени увеличени  быстродействи  устройства:

U 1б 100,2.10. 100% 100%,

25

где Л оцениваетс  в количестве микрокоманд, которые может выполнить предлагаемое устройство за врем , решени  адекватной задачи устрой30 ством-прототипом.

По отношению к базовому объекту INTEL 8080 выигрыш по быстродействию оцениваетс  по формуле

5 - NoMn + jrea(NoMn-y-fNo«n 3 2y)

;обо-----100

г%пЧ ок(Иомп-)

40 При значении параметров выбранНих выше 5бо 99,7%.

В предложенном устройстве могут быть регшизованы микропрограммы, имеющие критические участки, парАлг

45 лельные микропрограммы могут- иметь. микрокоманды ожидани , управление блоками (узлами) объекта управлени  возможно как в режиме радделени  времени, т.е. поочередного испо ьзовани  одних и тех же блоков, так

50

и в режиме закреплени  за определенной , микропрогргиимой блоков (узлов) объекта управлени .

Предлагаемое устройство позвол ет . существенно расширить возможности 55 MHKponporpaMNHj и управл емого объекта ,. а также повысить быстродей;ствие устройства за счет сокращени  непроизводительных затрат времени, св занных с необходимостью повторного выполнени  с начала прерванной .и затем дообслуживаемой микропрограммы . , .

(Начало

ffipepbi6OHUe L омп j

Claims (2)

1. МУЛЬТИМИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее шесть блоков элементов И, элемент ИЛИ ,· три блока элементов ИЛИ, элемент И, два регистра адреса, блок памяти ¹ микропрограмм, блок проверки логических условий > триггер пуска, генератор тактовых- импульсов, триггер управления, регистр внутренних логических условий и дешифратор внутренних логических условий, первый и второй выходы которого подключены соответственно к единичному и нулевому входам первого триггера регистра внутренних логических условий, третий и четвертый выходы дешифратора внутренних логических условий подключены соответственно к единичным входам второго и третьего триггеров регистр^ внутренних логических условий, выход внутренних логических условий блока памяти микропрограмм соединен с входом дешифратора внутренних логических условий, управляющий выход блока памяти микропрограмм соединен с выходом устройства, выходы внешних логических условий и адресный блок памяти Микропрограмм подключены соответственно к первому и второму входам блока проверки логических условий, третий вход которого соединен с первым управляющим входом устройства, адресный выход .блока проверки логических условий соединен с первыми входами первого и второго блоков элементов. И, первый управляющий выход блока проверки логических условий соединен с единичным входом триггера управления, выход которого подключен к второму входу Второго блока элементов И, выход которого соединен с первым входом первого блока элементов ИЛИ, выход первого блока элементов ИЛИ подключен к входу первого регистра адреса, выход которого подключен к .первому входу третьего блока элементов И, выход третьего блока элемен¹тов И соединен с первым входом второго блока элементов ИЛИ, выход которого подключен к адресному входу блока памяти микропрограмм, выход первого элемента ИЛИ соединен с первым входом четвёртого блока элементов И, выход которого соединен с первым входом третьего блока элемен-j тов ИЛИ, выход третьего блока эле- 1 ментов ИЛИ подключен к входу второго' регистра адреса, выход второго регистра адреса соединен с первым входом шестого блока элементов И, выход которого соединен с вторым входом второго блока элементов ИЛИ, выход первого блока элементов И соединен с вторым входом третьего блока элементов ИЛИ, первый адресный вход устройства соединен с первым входом шестого блока элементов И,, выход которого подключен к второму входу первого блока элементов ИЛИ', второй адресный вход устройства подключей к второму входу четвертого блока элементов и, от л и.ч а ющ е е с я тем, что, с целью расширения области применения и повышения быстродействия, в него введены седьмой блок элементов И, второй, третий и четвертый элементы ИЛИ, два элемента И, три элемента задержу ки, одновибратор, дешифратор управления, первый и вт.эрой регистры, .„SU ,„1042017 ,причем первый выход дешифратора управления подключен к нулевому входу триггера пуска и через первый элемент задержки к нулевому входу второго триггера регистра внутренних логических условий, единичные и нулевые выходы второго и третьего триггеров регистра внутренних логических условий соединены соответственно с первым, вторым,' третьим и четвертым входами дешифратора управления, второй выход которого подключен к выходу устройства, первому входу третьего элемента ИЛИ, третьему входу второго блока элементов И, первому входу четвертого элемента ИЛИ и второму входу третьего блока элементов И, третий выход дешифратора управления подключен к второму входу первого элемента И, выход которого через последовательно соединенные одновибратор, второй и третий элементы задержки соединен с управляющим входом первого регистра, выход одновибратора соединен с управляющим входом второго регистра, информационный выход которого подключен к первому управляющему входу устройства, выход второго регистра подключен к информационному входу первого регистра, выход которого соединен с первым входом седьмого блока элементов И, выход второго элемента задержки соединен с вторым входом седьмого блока элементов И, выход которого подключен к выходу устройства, четвертый выход дешифратора управления сдединен через четвертый элемент задержки с первым входом первого элемента ИЛИ, второй вход которого соединен с единичным входом триггера пуска и вторым входом шестого блока элементов И, четвертый выход дешифратора управления соединен также с выходом устройства, выход четвертого элемента задержки соединен с вторым входом второго элемента ИЛИ, выход которого соеди'ней с нулевым входом третьего триггера регистра внутренних логических условий, единичный выход триггера управления соединен с вторым входом третьего элемента ИЛИ, выход которого подключен к второму входу пятого ' блока элементов И, второму входу первого блока элементов И и четвертому входу блока проверки логических условий, второй и третий управляющие выходы которого соединены соответст венно с первым входом третьего элемента И и третьим входом пятого (блока элементов И, нулевой выход первого триггера регистра внутренних логических условий соединен с вторым входом третьего элемента И, выход которого соединен с нулевым входом триггера управления и вторым входом четвертого элемента ИЛИ, третий вход которого подключен к единичному входу триггера управления, выход четвертого элемента ИЛИ соединен со вторым входом второго элемента И, нулевой выход триггера управления соединен с третьим входом третьего блока элементов И.

2. Устройство управления по п. 1J от л и ч а ю щ е е с я тем, что блок проверки логических условий содержит дешифратор, два регистра, три блока элементов И, блок элементов сумма по модулю два, два элемента И и элемент ИЛИ, причем первый выход дешифратора соединен с первыми входами первого и второго блока элементов И, второй выход дешифратора соединен с первым входом третьего блока элементов И, выход которого соединен с первым входом блока элементов сумма по модулю два, второй вход блока элементов сумма по модулю два подключен к второму входу блока проверки логических условий, а выход - к адресному выходу блока проверки логических условий, первый вход блока проверки логических условий соединен с входом дешифратора, третий вход блока проверки логических условий соединен с вторым входом третьего блока элементов И и первыми группами входов первого и второго регистров, вторые группы входов которых соединены соответственно с выходами первого и второго блоков элементов И, первый выход первого регистра соединен с входом элемента И, выход которого является первым управляющим выходом блока проверки логических условий, второй управляющий выход которого соединен с выходом первого элемента И, второй выход первого регистра соединен с входами второго элемента И, выход которого является третьим управляющим выходом блока проверки логических условий, четвертый выход которого соединен с вторыми выходами первого и второго блоков элементов И.