Изобретение относитс к цифровой измерительной технике и может использоватьс в системах смешанной частотно-фазовой автоподстройки частоты, предназначенных дл применени в синтезаторах частоты. Известно частотное пороговое устройство , содержащее реверсивный счетчик , дешифратор, состо щий из 3 трехвходовых схем И, RS-триггер, D-триггер , включенные последовательно 1. Недостатком этого устройства вл етс релейна дискриминационна характеристика , что исключает возможность перехода; к фазовому режиму при использовании частотного порогового устройства в системах частотно-фазовой сштопод с тройки частоты. Наиболее близким по технической сущности к предложенному вл етс частотный компаратор, содержащий первый формирователь импульсов, выход которого соединен с тактовыми входами двух D-триггеров и через второй формирователь импульсов - с R-входами двух RS-триггеров и первым выходом счетчика импульсов, второй вход которого соединен с генератором импульсов , а выходы - с первыми входами двух блоков сравнени , вторые входы которых подключены к шинам управлени , а выходы - к S-входам ftS-триггеров , пр мые выходы которых соединены с информационными входами U-триг геров , пр мой вход первого иинверсный выход второго из которых соединены с входами элемента И 2. Недостатком известного устройства вл етс низка точность сравнени частоты входного сигнала относительно зоны допустимых значений. Цель изобретени - увеличение точности сравнени частоты входного сигнала относительно зоны допустимых значений. Поставленна цель достигаетс тем что в частотный,компаратор, родерзкащий два частотных дискриминатора, пр мой выход первого из которых соединен с первым входом первого элемента И, причем каждый из частотных дис.к риминаторов включает в себ счетчик импульсов, выходы которого соединены с входами дешифратора, первый выход которого соединен.с S-входом RS-триггера , пр мой выход которого соединен с информационным входом D-триггера, пр мой и инверсный выходы которого вл ютс соответственно пр мым и ин версным выходами частотного дискриминатора , входами которого вл ютс входы счетчика импульсов, введены перестраиваемый делитель Частоты, второй элемент И и дополнительный D-триг гер, выход которого соединен с первым входом второго частотного дискриминатора , информационный вход с первой входной шиной и первым входом первого частотного дискр-иминатора, инверсный выход которого соедагмен с первым входом второго элеллента И, вто рой вход - с второй входной шиной, тактовым входом D-триггера и входом перестраиваемого делител частоты, выход которого соединен с вторым входом второго частотного дискриминатора , пр мой выход - с вторыми входами первого и второго элементов И, при этом второй и третий выходы дешифратора в каждом частотном дискриминато (ре соединены соответственно с R-BXOдом RS-триггера и тактов-ым выходам и D-триггера данного частотного дискри минатора, а счетчики 1шпуль.сов выполнены реверсивнь№4И« На чертеже представлена структу рна схема частотного компаратора. Частотный компаратор два частотных дискриминатора 1 и 2, дополнительный D-триггер 3, де ите ь частоты 4 перестраиваемый, элементы И 5 и 6. Каждый частотный дискриминатор состоит из трехразр дного реверсивного счетчика 7 импульсов, вход сложени которого вл етс первым вхс(цом, а вход вычитани - вторым входом частотного дискриминатора. Выходы счетчика 7 соединены с входами дешифратора 8, первый, второй и третий выходы которого соедине1а1 соответственно с S- и R-вхсдами RS-триг гера 9 и тактовым входом D-триггера 10. Информационный D-триггера 10 соединен с пр мым в|ьвсодом RS-триггера 9, а пр мые и инверсный В1:всоды вл ютс соответственно пр мым и ииверсным выходами частотного дискриминатора . Входна шина 11 соединена с первым входом частотного дискриминатора 1 и информационным входом дополнительного о-триггера 3 тактовый вход которого соединен с входной шиной 12, вторым входом частотного дискриминатора 1 и входом делител частоты 4. Первый и второй вход частотного дискриминатора 2 соединены соответственно с пр мым выходом дополнительного D-триггера 3 и. выходом делител частоты 4. Пр мой и инверсный выходы первого частотного дискрш 1инатора 1 соединены с первыми входами соответственно элементов И 5 и б, вторые входы которых соединены с пр мым выходом второго частотного дискршлинатора 2. Устройство работает следуивоно образе . Сигналы сравниваемьк частот f поступают на входы первого частотного дискриминатора 1, D-триггера 3 и N 4, перестраиваемого делител на Первый частотный дискриминатор 1 вырабатывает сигналу соответству1ацкй знаку частотного рассогласовани , следующим образом. Когда в реверсив-i ном счетчике 7 записи код 000/ ЕЗ-триггер 9 сигналом с второго, выхода дешифратора 8 устанавливаетс в ноль, а при коде 001 сигнсшом с первого выхода - в единицу. При коде реверсивного счетчика 7 Oil сигналом с третьего выхода дешифратора 8 состо ние триггера 9 переписываетс в D-триггер 10. ПРИ остальных значени х кода реверсивного счетчика состо ние RS-триггера 9 и D-триггера 10 не измен етс . Таким.образом состо ние D-триггера 10 определ етс направлег нием счета реверсивного счётчика 7-. При выполнении услови fx f старите разр ды реверсивного счетчика 7 работают в режиме вычитани и D-триггер 10 установитс в нулевое состо ние. При выполнении услови 7 старшие разр да реверсивного счетчика 7 рабоtaiOT в режиме сложени , а D-триггер 10 перейдет в единичное состо ние. D-триггер 3 выполн ет функции цифрового смесител i Частота сигнала на вьоссде D-триггера 3 при выполнении услови 0,,5 равна . Этот сигнал разностной частоты поступает на вход сложени реверсивного счетчика 7 второго частотного дискриминатора 2. На вход вычитани , реверсивного счетчика 7 поступает сигнал с частотой fsT/N с выхода перестраиваемого делител частоты 4. Второй частотный дискриминатор 2 работает аналогично первому и осуществл ет сравнение частот ( %1/N. При выполнении услови () D-триггер 10 находитс в еди- нйчном состо нии, а при условии (ff,-f) fgr/N в нулевом. Сигналы с выходов первого и второго частотных дискриминаторов поступа-. ют на элементы И 5,6. На выходах элементов И 5,6 ( Q соответственно) и на инверсном выходе (Qj) D-триггера 10 формируетс трехразр дный двоичный код, соответствующий трем уровн м передаточной характеристики частотного комгшратора . Соотношение частот c-f соответствует код 010 (Qf , Qnf Q) , соотношению y7:fg-j - 100 и соотнокод-О-оТГ - хх..,.Ч -о--Ует шеншо дт М Измен значение коэффициента делени М перестраиваемого делител частоты 4, можно дискретно регулировать зоны не чувствительности частотного компаратора. Преиму1цеством частотного Компаратора вл етс больша точность сравнени частоты входного сигнала относительно границ зоны допустимых значений за счет устранени ошибки дискретности сравнени .The invention relates to digital measurement technology and can be used in mixed frequency phase locked loop systems for use in frequency synthesizers. A frequency threshold device is known that contains a reversible counter, a decoder consisting of 3 three-input AND, RS-flip-flop, D-flip-flop circuits connected in series 1. The disadvantage of this device is the relay discrimination characteristic, which excludes the possibility of transition; to the phase mode when using the frequency threshold device in the systems of the frequency-phase bridge with the frequency triple. The closest in technical essence to the proposed is a frequency comparator containing the first pulse shaper, the output of which is connected to the clock inputs of two D-flip-flops and through the second pulse shaper - with the R-inputs of two RS-flip-flops and the first output of the pulse counter, the second input of which connected to a pulse generator, and the outputs to the first inputs of two comparison units, the second inputs of which are connected to the control buses, and the outputs to the S-inputs of the ftS-flip-flops, the forward outputs of which are connected to the information The inputs of the U-triggers, the direct input of the first inverted output of the second of which are connected to the inputs of the AND 2 element. A disadvantage of the known device is the low accuracy of comparing the frequency of the input signal relative to the zone of allowable values. The purpose of the invention is to increase the accuracy of comparing the frequency of the input signal relative to the zone of permissible values. The goal is achieved by the fact that a frequency comparator rotates two frequency discriminators, the direct output of the first of which is connected to the first input of the first element AND, each of the frequency discriminators includes a pulse counter, the outputs of which are connected to the decoder inputs, the first output of which is connected to the S-input of the RS flip-flop, the direct output of which is connected to the information input of the D-flip-flop, the direct and inverse outputs of which are respectively the direct and inverse outputs of the frequency discriminator Ator, whose inputs are pulse counter inputs, tunable frequency divider, second AND element, and additional D-trigger, whose output is connected to the first input of the second frequency discriminator, information input with the first input bus and the first input of the first frequency-disc, and the inverse output of which is connected to the first input of the second element I, the second input to the second input bus, the clock input of the D-trigger and the input of a tunable frequency divider, the output of which is connected to the second input second frequency discriminator, direct output - with the second inputs of the first and second elements And, the second and third outputs of the decoder in each frequency discriminator (re connected respectively to the R-BXOhm RS-flip-flop and clock outputs oh and D-flip-flop of this frequency of the discriminator, and the counters of 1shpul.sov are made of reversing number 4I. The drawing shows the block diagram of the frequency comparator. Frequency comparator two frequency discriminator 1 and 2, additional D-flip-flop 3, tunable frequency 4, elements 5 and 6. Each frequency discriminator consists of a three-digit reversing counter 7 pulses, the input of which is the first input (c, and the subtraction input is the second input of the frequency discriminator. The outputs of counter 7 are connected to the inputs of the decoder 8, the first, second and third outputs of which are connected respectively to the S and R inputs of the RS flip-flop 9 and the clock input of the D-trigger 10. Information D- trigger 10 co The direct and inverse B1: bounces are the direct and the universal outputs of the frequency discriminator. The input bus 11 is connected to the first input of the frequency discriminator 1 and the information input of the additional o-trigger 3 clock whose input is connected to the input bus 12, the second input of the frequency discriminator 1 and the input of the frequency divider 4. The first and second inputs of the frequency discriminator 2 are connected respectively to the direct output of the additional D-flip-flop 3 and. the output of frequency divider 4. The direct and inverse outputs of the first frequency drive 1 inator 1 are connected to the first inputs of elements 5 and 6, respectively, the second inputs of which are connected to the direct output of the second frequency disclinator 2. The device operates in the following manner. The signals of the compared frequencies f are fed to the inputs of the first frequency discriminator 1, D-flip-flop 3 and N 4, the tunable divider to the First frequency discriminator 1 generates a signal corresponding to the frequency-error sign as follows. When in the reversible counter of record 7, the code 000 / EZ-flip-flop 9 by the signal from the second, the output of the decoder 8 is set to zero, and for the code 001 signnym from the first output - to one. When the code of the reversible counter 7 Oil is signaled from the third output of the decoder 8, the trigger state 9 is written into D-flip-flop 10. At other values of the reversible counter code, the RS-flip-flop 9 and D-flip-flop 10 do not change. Thus, the state of the D-flip-flop 10 is determined by the direction of the counting of the reversible counter 7-. When the condition fx f is performed, the bits of the reversible counter 7 operate in the subtraction mode and the D-flip-flop 10 is set to the zero state. When condition 7 is fulfilled, the most significant bits of the reversive counter 7 are working in the add mode, and the D-flip-flop 10 will go into one state. D-flip-flop 3 performs the functions of a digital mixer i. The frequency of the signal on the output of D-flip-flop 3 when the condition 0,, 5 is equal. This difference frequency signal is fed to the addition input of the reversible counter 7 of the second frequency discriminator 2. The input of the subtracting, reversible counter 7 receives a signal with the frequency fsT / N from the output of the tunable frequency divider 4. The second frequency discriminator 2 operates similarly to the first and performs frequency comparison ( % 1 / N. Under the condition (), D-flip-flop 10 is in a single state, and if (ff, -f) fgr / N is zero, signals from the outputs of the first and second frequency discriminators arrive at elements and 5.6. At the exit The axial elements And 5.6 (Q, respectively) and on the inverse output (Qj) of D-flip-flop 10 a three-digit binary code is formed corresponding to three levels of the transfer characteristic of a frequency combirator. The ratio of frequencies cf corresponds to code 010 (Qf, Qnf Q), the ratio y7: fg-j - 100 and correlation code-O-oTG - xx ..,. Ch-o - Wet shensho dt M By changing the value of the division factor M of the tunable frequency divider 4, you can discretely adjust the non-sensitivity areas of the frequency comparator. The advantage of the Frequency Comparator is the greater accuracy of comparing the frequency of the input signal relative to the boundaries of the zone of allowable values by eliminating the comparison discrete error.