SU1022221A1 - Buffer storage - Google Patents

Buffer storage Download PDF

Info

Publication number
SU1022221A1
SU1022221A1 SU813364089A SU3364089A SU1022221A1 SU 1022221 A1 SU1022221 A1 SU 1022221A1 SU 813364089 A SU813364089 A SU 813364089A SU 3364089 A SU3364089 A SU 3364089A SU 1022221 A1 SU1022221 A1 SU 1022221A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
trigger
register
inputs
Prior art date
Application number
SU813364089A
Other languages
Russian (ru)
Inventor
Владимир Петрович Качков
Анатолий Павлович Кондратьев
Сергей Владимирович Фирсов
Original Assignee
Предприятие П/Я М-5339
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5339 filed Critical Предприятие П/Я М-5339
Priority to SU813364089A priority Critical patent/SU1022221A1/en
Application granted granted Critical
Publication of SU1022221A1 publication Critical patent/SU1022221A1/en

Links

Landscapes

  • Information Transfer Systems (AREA)

Abstract

БУФЕРНСЖЗАПОМИНАКЩЕБ УСТРОЙСТВО, соцержашее информационный накопитель, первый вхоа которого поцключен к выходу первого регистра, первый вхоа первого регистра поаключев к выхоцу первого мультиплексора, первый вхоа которого 51вл етс  оаним аарес ным вхоаом устройства и подключен к первому вхоау второго регистра, второй вхоц которого подключен к выходу элемента ИЛИ, выход второго регистра подключен к второму входу первого муль типлексора и к первому входу адресного накопител , второЛ вход которого .$10л етс  другим адресным входом устройства и подключен к первому входу первого блока сравнени , выход адресного накопител  подключен к второму входу первого блока сравнени , выход которого подключен к первому входу третьего регистра и к BXCN дам второго элемента ИЛИ, а выход информационного нак(И1втел  подключен к первому входу четвертого регистра, второй вход которого  вл етс  управл к аю« . входом устройства, першлй шсод первого элемента ИЛИ  вл етс  щрвым управл ю.; щим входом устройспаа и подклкмен х ав формацвонному входу первого гратул. SUttl) 1022221 ЭС50 Q11C19/0 вторбй вход первого элемента ИЛИ  вл етс  вторьп управл ющим входом устройства и подключен к инфо{й«1ационному входу, второго триггера, третий вход первого элемента ИЛИ  вл етс  третьим управл ющим входом устройства, выход второго элемента ИЛИ подключен к информационному третьего триггера, тактовый вход которого slвл8eтc  четвертым управл ю1аим входом устройства и подключен к тактсюым. вх(Х1ам первого, второго, третьего , четвертого, п того, шестого, седьмого , восыиюго, дев того и дес того триггеров , к вторым входам первого, третьего и четвертого регистров и к третьему входу второго регистра, выход дес того триггера.  вл етс  выходом устройства и подключен (Л к ттретьему входу четвертого регистра, отличающее с   тем, что, с целью псшышени  быстродействи  устройства , оно содержит второй блок сравнени  5 регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и второй мульти .плексор, выход которого подключен к третьему входу информационного накопител  и к первому входу второго блока сравнени , 1юрвый и второй входы второго м мультиплексора подключены к выходам соответственно гаггого и шестого регист ров , первые входы которых подключены к выходу третьего регистра, третий вход третьего регистра подключен к выходу первого элемента И, первый и второй входы которого подключены соответственI во к выходу второго элемента ИЛИ и к шхооу оев тс ч) т|р«ггера, вход второго (Элемента Или соединен с вторым входом второго блока , первый вхоа второго алемента И подключен к третьему вэсоау 1шрвого мультиплексора, к выходуBUFFERNSJAZAPOMINAKCHEB DEVICE, SOCIAL INFORMATION STORAGE, the first input of which is connected to the output of the first register, the first input of the first register is key to the output of the first multiplexer, the first input of which is connected to the second input of the device and connected to the first setting of the second register; element OR, the output of the second register is connected to the second input of the first multiplexer and to the first input of the address accumulator, the second input of which is $ 10, another address input device and connected to the first input of the first comparison unit, the output of the address accumulator is connected to the second input of the first comparison unit, the output of which is connected to the first input of the third register and to BXCN the second OR element, and the information output (I1vtel connected to the first input of the fourth register, the second input of which is a control to the device ". input of the device, the forward slot of the first element OR is a spindle control; the main input of the device and the connection to the main telephone input of the first circuit. SUttl) 1022221 ES50 Q11C19 / 0 the input of the first element OR is the second control input of the device and is connected to the info input, the second trigger, the third control input of the device, the output of the second element OR is connected to the informational third trigger, the clock input of which is called the fourth control of the device and is connected to the clock one. i (The first, second, third, fourth, fifth, sixth, seventh, second, ninth and tenth triggers, to the second inputs of the first, third, and fourth registers and to the third input of the second register, the output of the tenth trigger. device output and connected (L to the third input of the fourth register, which is different in that, in order to improve the speed of the device, it contains the second comparison block 5 registers, triggers, AND elements, OR elements, NOT elements and a second multiplexer, whose output connected to the third the input of the information accumulator and to the first input of the second comparison unit, Sine and second inputs of the second meter of the multiplexer are connected to the outputs of the respectively sixth and sixth registers, the first inputs of which are connected to the output of the third register, the third input of the third register is connected to the output of the first And element, the first and the second inputs of which are connected respectively to the output of the second element OR and to the showhow of the second, the input of the second (Element Or is connected to the second input of the second unit, the first input of the second element I connected to the third wxp 1 multiplexer, to the output

Description

оцийнаццатого триггера, к вторым входам п того и шестого регистров, к информационному входу четвёртого триггера и к входу первого элемента НЕ, выход ко торого подключен к первому входу третьег элемента И, второй вход третьего элемента И подключен к информационному входу седьмого триггера, выход первого триггера подключен к первому входу четвёртого элемента И, второй вход которого подключен к первым входам п того и шестого элементов И, к информационному входу . шестого триггера и к выходу третьего триггера, выход второго триггера подключен к вторым входам п того, шестого элементов И и п того триггера и к пер вому входу седьмого элемента И, второй вход которого подключен к выходу второго блока сравнени  и к входу второго элемента НЕ, выход седьмого триггера подключен к третьему входу п того регистра , к входу третьего элемента НЕ и к информационному, входу восьмого триг гера, выход которого подключен к второму входу второго элемента И, выход четвертого триггера подключен к третьему входу п того элемента И, к первому входу восьмого элемента И и к входу чевертого элемента НЕ, выход которого подключен к третьему входу шестого элемента Пик третьему входу седьмого элемента И, четвертый вход которого подключен к информационному входу шестого триггера, выход п того триггера подключен к второйу входу восьмого элемента И, третий вход которого подклю чен к выходу шестого триггера, первые входы дев того и дес того элементов И подключены соответственно к выходу 10 21 дев того триггера и к выходу первого элемента НЕ, вторые входы дев того и дес того элементов И подключены соот ветственно к выходу третьего триггера и к информационному входу второго триггера , третий вход дев того элемента И подключен к выходу одиннадцатого триггера , выходы второго и третьего элемен- , тов И подключены к входам третьего элемента ИЛИ, выход которого подключен к третьему входу второго мультиплексора, выход четвертого элемента И подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого подключены соответственно к выходу п того элемента Ник выходу шестого элемента И, выход четвертого элемента ИЛИ подключен к информационному входу одиннадцатого триггера, тактовый вход которого подключен к тактовому входу первого триггера, выход седьмого элемента И подключен к первому входу п того элемента ИЛИ, второй вход,которого подключен к выходу восьмого элемента И, выход п того элемента ИЛИ подключен к информационному входу дес того триггера, выход дев того элемента И подключен к первому входу шестого элемента ИЛИ, второй вход которого подключен к вькоду дес того элемента И, выход шестого элемента ИЛИ подключен к третьему входу nei вого регистра, выход третьего элемента НЕ подключен к третьему входу шестого регистра, четвертые, входы п того и шестого регистров подключены к тактовому входу восьмого триггера, выход второго элемента НЕ подключен к четвертому входу шестого элемента Иof the third trigger, to the second inputs of the fifth and sixth registers, to the information input of the fourth trigger and to the input of the first element NOT, the output of which is connected to the first input of the third element And, the second input of the third element And connected to the information input of the seventh trigger, the output of the first trigger connected to the first input of the fourth element And, the second input of which is connected to the first inputs of the fifth and sixth elements And, to the information input. the sixth trigger and to the output of the third trigger, the output of the second trigger is connected to the second inputs of the fifth, sixth And elements and the fifth trigger and to the first input of the seventh And element, the second input of which is connected to the output of the second comparison unit and to the input of the second element, the output of the seventh trigger is connected to the third input of the fifth register, to the input of the third element NOT and to the information one, the input of the eighth trigger, the output of which is connected to the second input of the second element I, the output of the fourth trigger is connected to the third input of the fifth element I, to the first input of the eighth element I and to the input of the fourth element NOT, the output of which is connected to the third input of the sixth element Peak to the third input of the seventh element I, the fourth input of which is connected to the information input of the sixth trigger, the output of the fifth trigger is connected to the second input of the eighth element I, whose third input is connected to the output of the sixth trigger, the first inputs of the ninth and tenth elements AND are connected respectively to the output of 10 21 ninth trigger and to the output of the first element NOT, the second inputs of the ninth and d The same AND elements are connected respectively to the output of the third trigger and to the information input of the second trigger, the third input of the ninth element AND is connected to the output of the eleventh trigger, the outputs of the second and third elements AND are connected to the inputs of the third OR element, the output of which is connected to the third input of the second multiplexer, the output of the fourth element AND is connected to the first input of the fourth element OR, the second and third inputs of which are connected respectively to the output of the fifth element Nick the output of the sixth element AND, output one fourth element OR is connected to the information input of the eleventh trigger, the clock input of which is connected to the clock input of the first trigger, the output of the seventh element AND is connected to the first input of the fifth OR element, the second input of which is connected to the eighth element OR connected to the information input of the tenth trigger, the output of the ninth element AND is connected to the first input of the sixth element OR, the second input of which is connected to the code of the tenth element AND, the output of the sixth element OR connected n to the third input nei Vågå register, the output of the third element is not connected to the third input of the sixth register, fourth, inputs of said fifth and sixth registers connected to the clock input of the eighth flip-flop, the output of the second member is not connected to fourth input of the sixth AND gate

Изобретение относитс  к вычислительной технике и может быть использовано в электронной вычислительной машине.The invention relates to computing and can be used in an electronic computer.

Ввиду разрыва во временах работы процессора и оперативной пам ти в вычислительных машинах примен ютс  различные технические решени , ускор юшие получение данных из оперативной пам ти. Одним из наиболее эффективных решений  вл етс  включение между оперативной пам тью и процессор-ом; буферной пам ти.In view of the gap in the processor and RAM operating times, various technical solutions are used in computers, which speed up the acquisition of data from the RAM. One of the most effective solutions is the inclusion between RAM and processor; buffer memory.

Устройство буферной пам ти содержит накопитель буферной пам ти, в котором хранитс  наиболее часто используема  процессором информаци , матрицу адресов , хран шую адреса информации, расположенную в буферной пам ти, и блок сравнени  адресов.The buffer memory device contains a buffer memory accumulator in which the information most frequently used by the processor is stored, an address matrix that stores information addresses located in the buffer memory, and an address comparison block.

Известно устройство буферной пам ти, в котором с целью уменьшени  оборудовани  блока сравнени  накопитель буферной пам ти и соответственно матрица адресов разбивакугс  на строки и колонки ИнформашГи  из зацанной колонки оператив ной пам ти может быть помешена в любу строку только соответствующей колонки буферной пам ти. Причём в данном устройстве не может быть начата обработка очередного запроса до тех пор, пока не буцет заве|шена обработка предыдущего запроса tlj . Недостаток данного устройства - ере нительно Низка  пропускна  спосо ость буферной пам ти. Наиболее близким к.предлагаемому  вл етс  устройство, которое состоит на накопител  буфе1жой пам ти, первый вход которого  вл етс  первым входом устройства , второй вход соединён с выходом первого регистра, вход которого соединен с выходом мультиплексора, первый вход которого  вл етс  вторым входом устройства и соединен с входом второго регис ра, выход которого соединен с вторым вж дом мультиплексора и с первым входом матрицы адресов, второй вход которой  & л етс  третьим входом устройства и сое- динен с первым входом блока сравнени , выход матрицы адресов соединен с вторы входом блока сравнени , выходы которого .соединены с входами регистра строки и входами первого элемента ИЛИ, выход которого соединен с входом первого гера первой группы триггеров; выходы второго и третьего тригге юв которой  вл ютс  соответственно первым и вторы управл ющими входами устройства, третий управл ющий вход устройства соеди«нен с входом первого триггера и первым входом второго элемента 11ЛИ, второй и третий входы которого  вл ютс  соогветственно первым и четвертым управл ющими входами устройства , а выхсн соединен с управл ющим входом второго регистра и с входом второго триггера, выходы триггеров первой группы соединены с входами триггеров второй группы, выход накопите л  буфер юй пам ти рое динен с входом третьего регистра, управл ющий вход JEOторого  вл етс  выходом устройства и соединен с выходом триггера готовности даннь«, синхровходы всех триггеров и ре. гистров соединены с соответотвуюшимн лини ми входной синхронизирующей шины устройства 2 3 . Несмотр  На то, что временные пара метры схемы позвол ют считать данные в ароавссор только через два цикла после выставлени  запроса (цепочка действий: считьшание, соответствующих адресов из матрицы адресов, сравнение их с запрашиваемым адресом, формирование адреса  чейки накопител  буферной пам ти и считывание по этому адресу данных из накопител  буферной пам ти), иэвест;ное устройство может выдавать данные каждый цикл прсжессора (если запрос ы к устройству существуют посто нно) за счет того, что одновременно со считьтва нием данных иэ накопител  буферной па- м ти дл  текущего запроса (требуетс  один цикл процессора) производитс  формирование адреса накопител  буфертойпам ти дл  следующего запроса прооессора (считывание адресов из матрицы адресов и сравнение их с запрашиваемым адресом и по результатам сравнени  формирование полного адреса  чейки нсисопител  буферной пам ти), на что также требувтс  один цикл процессора. Однако устройство характеризуетс  недостаточным бьютродействием , так как в случа х, когда запросы к пам -га не выставл ютс в каждом цикле, дл  считывани  данных из буферной пам ти требуетс  два цикла процессора .. Цель изобретени  - повьш1ение быстродейстаи  устройства. Поставленна  цель достигаетс  тем, что буфертое запоминающее устройство, содержащее информационный накопитель, вход которого подключен к: выходу первого регистра, первый вход регистра подключен к выходу первого мультиплексора , первый вход которого  вл ет с . одним адресным входом устройства и подключен к первому входу второго регистра , второй вход которого-подключен к юосоду первого элемента ИЛИ, выход второго регистра подключен к второму входу первого мультиплексора и к первому входу адресного накопител , второй вход которого  в  етс  другим адресным вхоцам устройства и подключен к первому ходу первого блока сравнени , выход адресного накопител  подключен к входу первого блока сравнени , выход которого поаключен к первому входу третьего регистра н к входам второго злеменга ИЛИ, « вьиГод информационного накопител  „ооключен Гпервому входу четвертого регистра, второй вход которого  вл етс  управл ющим входом устройства, первый вход первого элемента ИЛИ  вл етс  первым управл ющим входом устройства и пооключен к информационному входу первого триггера, sTopcrft вход первого элемента ИЛИ  вл етс  вторьтм управл ющим 510 ВХОПОМ устройства и подключен к инф6р мационному входу второго триггера, третий вход первого элемента ИЛИ  вл етс  третьим управл ющим входом устройства , выход второго элемента ИЛИ подключен к первому входу третьего триггера, тактовый вход которого  вл ет с  четвертым управл ющим входом устройства и подключен к тактовым входам первого, второго, третьего, четвертого, п того, щестого, седьмого, восьмого, дев того и дес того триггеров, к вторым .входам первого, третьего и четверотого регистров и к третьему входу второго регистра, выход дес того триггера  вл етс  выходом устройства и подключен к третьему входу четвертого регистра , дополнительно содер жт второй блок сравнени , регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и второй мультиплексор, выход которого подключен к третьему входу информационного накопител  и к первому входу второго блока сравнени , первый и второй входы второго мультиплексора подключены к выходам соответственно п того и шестого регистров, первые входы которых подключены к выходу третьего регистра, третий вход третьего регистра подключен к выходу первого элемента И, первый и второй входы которого подключены COOTiветственно к выходу второго элемента ИЛ и к выходу дев того триггера, вход второ го элемента ИЛИ соединен с вторым вхо Дом второго блока сравнени , первый вход iвторого элемента И подключен к третьему входу первого мультиплексора, к выходу одиннадцатого триггера, к вторым входам п того и щестого регистров. к информационному входу четвертого триггера и к вхйду первого элемента НЕ, выход которого подключен к первому входу третье-. го элемента И, второй вход третьего элемента И подключен к информационному входу седьмого триггера, выход первого триггера подключен к первому входу четвертого элемента И, второй вход которого подключен к первым входам п того и шестого элементов И, к информационному входу шестого триггера и к выходу третьего триггера, выход второго триггера подключен к вторым входам п того, шестого элементов И и п того триггера и. к первому входу седьмого элемента И,, второй вход которого поаключен к выходу второго блока сравнени  и к входу второго элемента НЕ, выход седьмого триггер подключен третьему входу п того реги21 стра, ко входу третьего элемента НЕ и к 1шформационному входу восьмого тригi pa , выход которого подключен к второму входу второго элемента И, выход четвертого триггера подключен к третьему входу п того элемента И, к первому входу восьмого элемента И и к входу четвертого элемента НЕ, выход которого подключен к третьему входу щестого элемента И и к третьему входу седьмого элемента И, четвертый вход которого подключен к информационному входу шестого триггера, выход п того триггера подключен к второму входу восьмого элемента И, третий вход которого подключен к выходу щестого триггера, первью входы дев того и дес того элементов И подключены соответственно к выходу дев того триггера и к выходу первого элемента НЕ, вторые входы дев того и дес того элементов И подключены соответственно к выходу третьего триггера и к инфорь. мационному ъходу второго триггера, третий вход дев того элемента И подключен к выходу одиннадцатого триггера, выходы второго и третьего элементов И подключены к входам третьего элемента ИЛИ, выход которого подключен к третьему входу второго мультиплексора, выход четвертого элемента И подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого подключены соответственно к вьЕкоду п того элемента. И и к выходу шестого элемента И, выход четвертого элемента ИЛИ подключен к информационному входу одиннадцатого триггера, тактовый вход которого подключен к тактовому входу первого триггера, выход седьмого элемента И подключен к первому входу п того элемента ИЛИ, второй вход которого подключен к вьрсоду восьмого элемента И, выход п того элемента ИЛИ подключен к информационному входу дес того триггера, выход дев того элемента И подключен к первому входу шестого .элемента ИЛИ, второй вход которого подключен к выходу йес того элемента И, выход щестого элемента ИЛИ подключен к третьему входу первого регистра , выход третьего элемента НЕ подключен к третьему входу шестого регистра , четвертые входы п того и шестого регистров подключены к тактовому входу восьмого триггера, выход второго элемента НЕ подключен к четвертому входу шео того элемента И. На фиг. 1 изобрюкена блок-схема буферного запоминающего устройства; на фиг. 2 - временные диаграммы рабо ты устройства. Буферное запоминающее устройство состоит из информационного накопител  регистра 2,мультиплексора 3, регист ра 4, адресного накопител  5, блока 6 сравнени , второго блока 7 сравнени , регистра 8, мультиплексора 9, регистров 1О-12, триггеров 13-23, элементов И 24-33, элементов ИЛИ ЭГ4-39, элементов НЕ 40-43, Ш1фор«1аш1онного входа 44, адресных входов 45 и 46, управл ющих входов 47-51, управл киаег выхода 52, тактовых входов 53-58 бло ков, выходов 59-67 триггеров, выходы 68 триггера 23, выхода 69 блока 7, входа 70 регистра 8, входа 71 регисч .ра 4, входа 72 регистра 2 и входа 73 мультиплексора 9. В информационном накопителе 1 може хранитьс  (hi)(H) блоков инфор«1ации, а в адресном накопителе 5 - (vflidl) адресов соответствующих блоков, где hi- число колонок; и - число строк. Регистры 2 и 4 выполнены на двухтактных /1Л5-тригг pax, имеют по раз р дов и адресую колсшку накопител  1 и 5 соответственно . Регистр 8 имеет VI разр дов и адресует строку накопител  1 буферной пам ти . Блок 6 сравнени  состоит иа П схем сравнени  по EOg разр дов, где VI-число строк оперативней пам ти, и имеет и выходов. Блок 7 сравнени  стро ки представл ет собс одну схему сравне ни  на У разр дов. Работа устройства иницируетс  при поступлении сигнала на входы 47, 48 .или49. Сигнал на входе 47 или 48 устройства означает, что производитс  обращение процессора к пам ти дл  считьшани  или записи информации. Сигнал на управл ющем входе 49 уст|хЛства устанавливаетс  при записи каналом информации в пам ть. На входе 5О устройства устанавливаетс  в случае, если процессор обращаетс  к за коман дой, а в случае обращени  aia операндом устанавливаетс  О. Сигнал на уп{ авл к тем входе 47 зап(ж«ннаетс  сначала в тртггере 14, а затем в т|даггере 17, Сигнал на управл ющем входе 48 запоминаетс  в триггере 13, а аа управл  щем входе 50 устройства - сначала в триггере 19, а затем в триггере 2О. На личйе сигнала хот  бы на одном из упра л к цих входов 47-49 устройства фиксируетс  в триггере 21. Вс кий раз, когда на одном из входных; управл ющих входов 47-49 устройства по вл етс  1, в регистр 4 заноситс  адрес колонки накопител  5 адресов. Из адресуемой колонки накопител  5 адресов считываетс  ц адресов, которые соответствуют информации, размещенной в у строках соответствук пей колонки накопител  1. Затем в блоке 6 сравнени  данные И адресов сравнивают с запращиваемым адресом, поступающим по входу 46 устройства. Результат сравнени  заноситс  в регистр 8 и выбирает одну из И строк накопител  1. В следующем цикле из накопител  1 считываетс  запреиииваемый блок информации. В регистре 10 строки команды н регистре 11 строки операнда хран тс  адреса строки накопител  1, к торой производилось последнее обращение за командой и операндом. В зависимости от состо ни  триггера 23 СО или ) ннформа ци  может считьшатьс  из накопител  1 либо в том же цикле, в котором процессор выставл ет запрос на чтение на управл ющем входе 42 устройства, либо в следующем цикле. Вд1шичное значение триггера 23 режима означает, что в данном цикле из накопител  1 считываетс  (либо записываетс ) информаци  в соответствии с запросом процессора на чтение или запись, выставпенном на 47 или 48 управл ющих входах устройства в предыдущем цикле. Причем в начале данного цикла адрес колсмки нак (Я1ител  1 заноситс  из регистра 4 в регистр 2, а адрес строки (результат сравне|н11 ) накопител  1 из регистра 8 строки заноситс  в регистр 1О строки команды или регистр 11 строки операнда в зависимости от того, производитс  ли обрапюние за комешдой или операндом. Результат сравнени  за11ос1ггс  в регистр 8 из блока 6 сравнени  в конце предыдущего цикла. Нулевое аначенкю триггера 23 режима означает, что в предыдущем цикле не было обращени  к устройству буферной пам ти и что, если в аанном цикле процессор выставит запрос на чтение на управл ющем вводе 47 устройства, информаци  будет сйагвиА из накопител  1 в этом же цикле, П|Я1чем aapiec коловки нак(Н1Итвл  1 заноситс  в начале никла с входа 45 устройства в регистры 2 и 4. В качестве адреса строки иак  1ител  1 будит использован аорес, по которому производилось предыцушее обрашение. Этот адрес находитс  в регистре 1 Охранени  номера строки команды или регистре 11 хранени  номер строки операнда в зависимости от того, производитс  ли в данном случае обращен за командрй (сиг ал на управл ющем входе 50 устройства) или за операндом. Одновременно со считыванием информа ции из накопител  1 в блоке 6 сравнени  определ етс  истинный адрес строки и сравниваетс  в блоке 7 сравнени  с адре- сом строки, по которому в данный момен производитс  чтение. Если сравнение производитс , то требуема  информаци  считываетс  в конце данного цикла, а триггер 22,указывающий на готовность данных (управл ющий Выход 52 устройства), сообщает об этом процессору. В противно случае требуема  процессору информаци  будет считана в следующем цикле. Рассмотренна  выще ситуаци  становитс  воз можной благодар  тому, что команда и данные часто располагаютс  последовател но, а информаци  хранитс  в буферной пам ти блоками из нескольких последовательно расположенных слов, и поэтому после обращени  к команде или операнду существует больша  веро тность, что сле дующее обращение за командЫ1 или операндом будет производитьс  к этому же блоку, а следовательно, и к этой же стро ке накопител  1. И кроме того, когда следующее обращение производитс  к дру- гому блоку в худшем случае с веро тностью 1/и (и- количество строк), оно будет производитьс  к этой же строке нако пител  1.. Работа устройства буферной пам ти по сн етс  временной диаграммой, представленной на фиг. 2. Предположим, что в цикле, предшествукшем первому рассматриваемому, не было обращени  процессора к устройству буферной пам ти либо обращение бьшо, но требуемых данных не было в накопителе 1, т.е. с выхода блока 6 сравнени  на все входы элемента ИЛИ 36 поступили О. Тогда триггер 23 через элеметсты И 27, 28, 29 и ИЛИ 37 по имиульсу , поступающему на тактовый вход 5 8 будет усгановлен в О, который, поступа  в вход управлени  мультиплексора 3, будет разрешать прохождение через него , информации с входом 45 устррЯсТьа. Пусть в переом цикле на управл ющем входе 47 устройства процессор выставит запрос на чтейие. Тогда по импульсу, поступак цему на тактовый вход 54 регистров 4 и 2, в данные регистры с выхода 45 устройства будет занесен адрес колонки накопител  5 и накопител  1 (один и тот же адрес дл  накопителей 5 и 1). и начнетс  считывание информации из накопителей 5 и 1. Из адресного накопител  5 считывает с  У адресов адресуемой колонки, которые одновременно сравниваютс  в блоке 6 сравнени  с адресом строки оперативной пам ти, который поступает по входу 46 устройства. Пусть обращение, которое производитс  в первом цикле,  вл етс  обращением . за командой, т.е. на управл ющем входе 5О устройства будет высокий сигнал. Тогда логическа  1 с выхода элементов НЕ 40, И 26, ИЛИ, 35, поступа  на вход управлени  мультиплексора 9, разрешает прохождение через него на адресные входы строки накопител  1 информации с выхода регистра 10, в котором хранитс  адрес строки накопител  1, к которой производилось последнее обращение процессора за командой. Таким образом, из накопител  1 по адресу колонки, наход щемус  в регистре 10, считываетс  слово, которое к концу первого цикла поступает на входы регистра 12. По импульсу, поступающему на тактовый вход 56 триггеров 19, 21 и 14, данные триггера устанавливаютс  в 1, а в триггер 16 (используетс  дл  перезапоминани  содержимого триггера 23) заноситс  О с выхода 68 триггера 23. Если в блоке 6 сравнени  происходит сравнение одного из У адресов накопител  5 с запрашиваемым адресом строки опера- ивной пам ти, то логическа  1 на одном из выходов блока 6 сравнени  через элемент ИЛИ 36 по импульсу, по- ступак цему на тактовый вход 57 триггера 15, заноситс в данный триггер (содержимое триггера 15 указьюает, прои- -зошло ли сравнение в блоке 6 сравнени ). Одновременно результаты сравнени  из блоков сравнени  по импульсу, nocTynaioшему на вход 57 регистра 8, занос тс  в данный репютр, а в блока 7 сравнени  они сравниваютс  с содержимым рагис- |эа 10, хран шнм строки команды, по которому в насто щий момент производитс  считывание данных из накопител  1. Если сравнение в блоке 7 сравнени  строки произвоаитс , что означает, НТО данные считываютс  из нужной  чей- : ки накопител  1, то с. выхода 69 блока 7 сравнени  строки поступает на один из входов элек4ента И 30, на оо тальнЫе входы которого поступают логические 1 с выхоца 61 триггера 15, вы хода 6О триггера 14, выхода элемента НЕ 43, Hia вход которого поступает О с выхода 62 триггера 16. с выхода элемента И 30 через элемент ИЛИ 38 заноситс  в триггер 22 готовности данных по импульсу, поступающему на тактовый, вход 58 данного триггера. По этому же импульсу в Tpaivгер 23 заноситс  О с выхода элемента ИЛИ 37, на входы которого поступа ют О с выходсю элементов И 27-29. 1 на Bbixcxie триггера 2 2 готовности данньЁк, с одной сторсжы, разрешает занесение информации, считанной из накопи тел  1 в регистр 12, с Другой стороны, по управл ющему выходу 52 устройства сообщает процессору о том, что Ш1фо аци  считана из буферной пам ти. Таким образом, за один цикл информа ци  из буферной пам ти считываетс  в процессор. Предположим, что во втором цикле процессор оп ть выставл ет запрос на чтение оманды. На управл ющих входах 47 и 50 устройства будут присутствовать высокие,сигналы. Аналогичн как и в первом цикле, произойдет занесение в регистры 2 и 4, начнетс  считы вание из накопителей 5 и 1. Пусть в блоке 6 сравнени  один из адресов адресуемой колонки накопител  5 сравниваетс  с 4аресом, поступающим по входу 46 устройства. Аналогично, как и в первом цикле, триггеры 21, 19, 14 и 15 установ тс  в а триггер 16, указывающий на режим задержанный, установитс  в О. Но предположим, что требуема  процессору информаци  находитс  не в той строке накопител  1, из которой в текущий момент производитс  считывай, а в другой. Адрес строки накопител  1, из которой должно было происходить считывание информации с выхода блока 6 сравнени , заноситс  в регистр 8 (по импульсу, поступающему на вход 57 данного регистра). А на вы ходе 69 блока 7 сравнени  строки выдаетс  О, который указывает на то, что в данный момент из накопител  1 считы ваетс  ненужна  инфо1Иу|аци  (из той же колонки, но из другой строки). О с выхода блока 7 сравнени  строки поступ ет на один из входов элекмеЬтов И 30 и НЕ 41. О с выхода элемента И 30 поступа ет на первый вход элементаИЛИ 38, на второй вход которого поступает О с выхода элемента И 31, так как на один из входов этого элемента поступает О с выхода 62 триггера Гб режима, задень жанный таким образом по импульсу, поступающему на тактовый вход триггера 22 готовности данных. Данный триггер устанавливаетс  в О, который по управл ющему выходу 52 устройства сигнализирует процессору о том, что информаци  не была считана из буферной пам ти. 1 с выхода элемента НЕ 41 поступает на один из входов элемента И 29. На остальные входы этого элемента поступают 1 с выхода 61 триггера 15, выхода 6О триг гера 14 и выхода элемента НЕ 43, на вход которого поступает О с в ыхода 62 триггера 16, I с выхода элемента ,И 29 через элемент ИЛИ 37 по импульсу , поступающему на тактовый вход 58 триггера 23, заноситс  в этот триггер, что в данном случае указывает на то, что в следующем цикле из накопител  1 будет считана информаци , котора , не &1ла считана в данном цикле (былд считана , но не из заданной строки). Предположим, что. в третьем цикле процессор выставл ет запрос на чтение сжеранда. Логическа  - на управл ющем входе 47 устрЫ1ства, О - на управл ющем входе 5О устройства. И, кроме того, в устройстве буферной пам ти должна быть закончена обработка запроса на чтение команды, котора  не была закончена в предыдущем цикле. По импульсу, поступающему с входа 51 синхронизации устройства на тактовый вход 53 триггера 2О, в данный триггер заноситс  С выхода 65 триггера 19. По этому же импульсу инфо гаш1  с выхода регистра 8 заноситс  в регистр 1О (высокие сигналы на обоих управл ющих выходах регистра 1О с выхода 65 триггера 19 и выхода 68 триггера 23 режима). с выхода 56 триггера 20 поступает на один из входов элемента И 25, на второй вход KOTOpoito постзшйет с.выхода 68 триггера 23 режима, котора , также поступа  на управл ющий вход мультиплексора 3, разрющает прохождение через него информации с выхода второго регистра 4. 1 с выхода элемента И 25 через одни из вхсщов элемента ИЛИ 35 поступает на управл ющий ; ахоа 73 мультиплексора 9 строки и тем самым разрещает прохождение информации с выхода регистра 1О строки команды на адресные входы строки накопител  1 буферн пам ти. На вход 71 упраЕшени  второго регистра 4 поступает 1 с вы13 10 хоца элемента 34ИЛИ С на первом управл ющем входе 47 устройства, который соединен с одним иэ входов элемент та ИЛИ 34. На управл ющий вход 72 регистра 2 поступает 1 с выхода элемен- та ИЛИ 39, так как на один из ее входов поступает с выхода элемента И 32, на вход которого поступают 1 с выхода 67 триггера 21, выхода 61 триггера 15 и вькода 68 триггера 23 режима. По импульсу, поступающему на тактовый вход 54 регистра 2 и регистра 4, информаци  с выхода регистра 4 заноситс в регистр 2, а в регистр 4 заноситс  ин формаци , поступающа  по входу 45 уст ройства (адрес колонки накопител  5 адресов дл  запроса за операндом). После этого из адресуемой колонки накопител  5 адресов в блок 6 сравнени  считываетс  п адресов, дл  того чтобы установить , находитс  ли запрашиваемый операн в накопителе 1. Данные адреса сравниваютс  с адресом поступающим по входу 46 устройствах В это же врем  из нужной строки накопи тел  1 считываетс  команда, запрос на которую был получен устройством буфер ной пам ти в начале второго цикла. По импульсу, поступающему с входа 51 синхронизации устройства на тактовый вход 54 триггера 17, в него заносит- с  1 с выхода 60 триггера 13 (запрос на чтение, который был выставлен во втором цикле). По импульсу, поступающему на тактовый вход триггера 18, в данный триггер заноситс  1 с выхода 61 триггера 15 (результат сравнени  в блоке 6 сравнени , полученный во втором цикле). По импульсу, поступающему на тактовый вход 56 триггера 19, в него заноситс  О с выхода 5О уст ройства (запрос за операндом). По этому же импульсу в триггер 21 заноситс  1 с выхода элемента ИЛИ 34 в триггер 16 (режим задержанный) заноситс  с выхода 68 триггера 23 режима, в триггер 14 (чтение) заноситс  1 с входа 47 устройства. По импульсу, поступающему на вход 58 триггера 22 готовности данных в негр заноситс  1 с выхода элемента ИЛИ 3 на один из входов которого поступает И 31, на входы котос выхода элемента рого поступают 1 с выхода 64 триггера 18, выхода 63 триггера 17, выхода 6 триггера 16 (режим задержанный). 1 на выходе триггера 22 готовности данны разрешает заноситьс  инфор 1ации, считан 1 ной из накопител  1, в регистр 12 и по управл ющему выходу 52 устройства сообщает процессору о том, что требуема  команда считана из устройства буферной пам ти; Предположим, что в блоке 6 сравнени  один из адресов накопител  5 сравниваетс  с адресом, поступающим по входу 46 устройства, тогда 1 с выхода элемента ИЛИ 36 заноситс  в триггер 15 (сравнение) по импульсу, поступающему на вход 57 данного триггера. По этому же импульсу результаты сравнени  с выходов блока 6 соавнени  занос тс  в регистр 8 строки. с выхода 61 триггера 15 поступает на один из входов элемента И 28, на остальные входы которого поступают 1 с выхода 60 триггера 14, выхода 62 триггера 16 (режим задержанный). 1 с выхода элемента И 28 через элемент ИЛИ 37 заноси1 с  в триггер 23 режима по импульсу, поступающему на вход 58 этого триггера. В данном случае 1 на выходе 68 тригпгра 23 режима указывает на то, что в следующем цикле из накопител  1 должен быть считан операнд, запрос на который был получен устройством в начале данного цикла. Пусть в четвертом цикле запрос к устройству буферной пам ти не был выотавлен , т.е. на первом .47, втором 48 и третьем 49 управл ющих входах уст ройства сто т О. По импульсу, посаупающему на вход 53 триггера 2О, в него заноситс  О с выхода 65 триг, гера 19 (признак команды), а в регистр 11 заносилс  информаци  с выхода регистра 8. На оба управл ющих входа регист ра 11 поступают I с выхода 68 триг пэра 23 режима и выхода элемента НЕ 42, на вход которого поступает О с выхода 65 триггера 19. На один из входов эJтeмента И 25 поступает О с выхода 66 триггера 20 (признак команды задерканный), а на один из входов элемента И 26 поступает О с выхода элемента НЕ 4О, на вход которого посту.пает 1 с выхода 68 триггера 23. Выходы элементов И 25 и 26 соединены с входами элемента ИЛИ 35, выход которого соединен с управл ющим входом 73 мультиплексора 9. О на управл ющем входе мультиплексора 9, строки разрещает прохождение на адресные входы строки на-. копител  1 информации с выхода регист. ра. 2. На управл ющий вход регистра 2 с выхода элемента ИЛИ . поступает 1О так как на ощш иэ его вхоцов поступает с выхоаа элемента И 32, на вхо ды которого поступают 1 с выхода 67 триггера 21, выхода 68 триггера 23 режима, выхода 61 триггера 15 (сравне ние). По импульсу, поступающему на вход 54 регистра 2, в него заноситс  адрес колонки накопител  1 с выхода регистра 4. После этого из накопител  1 производи с  счить1вание операнда. По импульсу, поступающему на вход 54 триггера 17 (чтение задержанное), в него заноситс  с выхода 60 триггера 14. По импульсу, поступающему на вход 57 триггера 18 (сравнению задержанное), в него заносит с  1 с выхода 61 триггера 15 (сравнение ). По импулБсу, прступаюшему на вход 56 триггеров 14 (чтение) и 13 . (запись ), в них .занос тс  Оспервого 47 и третьего 48 управл ющих входов устройства, а в триггер 16 занос тс  с выхода 68 триггера 23. По импульсу, поступающему на вход 58 триггера 22 готовности данных, в него заноситс  1 с выхода элемента ИЛИ 38. На один из входов элемента ИЛИ 38 поступает с выхода элемента И 31, на входы которогопоступают 1 с вы- , 116 хода 64 триггера 18 (сравнение задержанное ), выхода 63 триггера 17 (чтение задержанное), выхода 62 триггера 16 (режим задержанный). на выходе триггера 22 готовности данных, поступа  на управл ющий вход третьего регистра 12, разрешает прием в него считанного (шеранда и, в то же врем  поо i тупа  на управл ющий вход 52 устрЫ} ства , сообщает процессору, что требуемый операнд считвн из устрЫ}ства 6у .ферной пам та. О с выходе 59 три1 гера 14 (чтение) поступает на один из входов элементов И 27-29, выходы которых соединены с входом элемента ИЛИ 37. По импульсу, поступающему на вход 58 триггера 23, в него заноситс  О с выхода элемента ИЛИ 37. Это означает, что устройство буферной пам ти готово к тому, чтобы обработать запрос процессора на чтение команды или операнда за один цшш. По сравнению с известными предлагаемое устройство сокращает задержки процессора в ожидании данных дл  случаев, когда между соседними запросами процессора к устройству есть один или несколько цикле, в которых обращений процессора к устройству буферной пам ти нет. фуг. 0A buffer memory device is known in which, in order to reduce the equipment of the comparison block, the buffer memory accumulator and, accordingly, the matrix of addresses for splitting up the rows and informational columns from the buffered RAM column can be placed in any row of the corresponding column of the buffer memory only.  Moreover, the processing of the next request cannot be started in this device until the processing of the previous request tlj has been completed.  The disadvantage of this device is extremely low throughput of the buffer memory.  The closest to. the proposed device is a device which consists of a storage buffer, the first input of which is the first input of the device, the second input is connected to the output of the first register, the input of which is connected to the output of the multiplexer, the first input of which is the second input of the device and connected to the input of the second register, the output of which is connected to the second input of the multiplexer and to the first input of the address matrix, the second input of which & The device is connected to the first input of the comparator unit, the output of the address matrix is connected to the second input of the comparator unit, the outputs of which are. connected to the inputs of the register row and the inputs of the first OR element, the output of which is connected to the input of the first ger of the first group of triggers; the outputs of the second and third trigger of which are the first and second, respectively, the control inputs of the device, the third control input of the device is connected to the input of the first trigger and the first input of the second element 11II, the second and third inputs of which are corresponding to the first and fourth control the device inputs, and the output is connected to the control input of the second register and to the input of the second trigger, the outputs of the first group of triggers are connected to the inputs of the second group of triggers, the output accumulates the buffer memory. with the third register input, the control input JEO of the device is the output of the device and is connected to the output of the ready data trigger, the sync inputs of all the triggers, and the re.  The gistras are connected with the corresponding lines of the input clock of the device 2 2.  Despite the fact that the time parameters of the scheme allow reading the data to the aeroavssor only two cycles after placing the request (chain of actions: reading the corresponding addresses from the address matrix, comparing them with the requested address, generating the address of the buffer memory cell and reading this data address from the buffer memory accumulator), and the device; the device can output data every time the caster cycle (if the device’s request to the device persists) due to the fact that at the same time Buffer memory accumulator for the current request (one processor cycle is required) the accumulator's address is generated by the buffer buffer for the next request of the processor (reading addresses from the address matrix and comparing them with the requested address and comparing the complete memory buffer address of the buffer) ), which also requires one processor cycle.  However, the device is characterized by insufficient operation, since in cases where requests to the memory are not set in each cycle, two processor cycles are required to read data from the buffer memory. .  The purpose of the invention is to increase the speed of the device.  The goal is achieved by the fact that a buffer storage device containing an information storage device whose input is connected to: the output of the first register, the first input of the register is connected to the output of the first multiplexer, the first input of which is c.  one address input of the device and connected to the first input of the second register, the second input of which is connected to the USB of the first element OR, the output of the second register is connected to the second input of the first multiplexer and to the first input of the address accumulator, the second input of which is other address inputs of the device and connected to the first move of the first comparison block, the output of the address accumulator is connected to the input of the first comparison block, the output of which is connected to the first input of the third register n to the inputs of the second terminal OR, "ViiY information storage device is connected to the first input of the fourth register, the second input of which is the control input of the device, the first input of the first element OR is the first control input of the device and connected to the information input of the first trigger, the second entry of the first element OR is the second control input 510 The I / O device of the device and is connected to the information input of the second trigger, the third input of the first element OR is the third control input of the device, the output of the second element OR is connected to the first input The third trigger, the clock input of which is with the fourth control input of the device and is connected to the clock inputs of the first, second, third, fourth, fifth, second, seventh, eighth, ninth and tenth triggers, to the second. the inputs of the first, third and fourth registers and to the third input of the second register, the output of the tenth trigger is the device output and is connected to the third input of the fourth register, additionally contains the second comparison unit, registers, triggers, AND elements, OR elements, NOT elements and the second multiplexer, the output of which is connected to the third input of the information storage device and to the first input of the second comparison unit, the first and second inputs of the second multiplexer are connected to the outputs of the fifth and sixth registers, respectively the first inputs of which are connected to the output of the third register, the third input of the third register is connected to the output of the first element AND, the first and second inputs of which are connected COOTi correspondingly to the output of the second IL element and to the output of the ninth trigger, the input of the second element OR is connected to the second input block comparison, the first input of the second element And is connected to the third input of the first multiplexer, to the output of the eleventh trigger, to the second inputs of the fifth and third registers.   to the information input of the fourth trigger and to enter the first element of NOT, the output of which is connected to the first input of the third one.  And the second input of the third element is connected to the information input of the seventh trigger, the output of the first trigger is connected to the first input of the fourth element And, the second input of which is connected to the first inputs of the fifth and sixth elements And, to the information input of the sixth trigger the trigger, the output of the second trigger is connected to the second inputs of the fifth, sixth elements AND and the fifth trigger and.  To the first input of the seventh element I, the second input of which is connected to the output of the second comparison unit and to the input of the second element NOT, the output of the seventh trigger is connected to the third input of the fifth register, to the input of the third element NOT and to the 1st input of the eighth triha, the output of which connected to the second input of the second element And, the output of the fourth trigger is connected to the third input of the fifth element And, to the first input of the eighth element And and to the input of the fourth element NOT, the output of which is connected to the third input of the sixth element And and to The second input of the seventh element And, the fourth input of which is connected to the information input of the sixth trigger, the output of the fifth trigger is connected to the second input of the eighth element And, the third input of which is connected to the output of the sixth trigger And connected to the output of the ninth trigger and to the output of the first element NOT, the second inputs of the ninth and tenth elements AND are connected respectively to the output of the third trigger and to the infor.  the second trigger trigger input, the third input of the nineth element AND is connected to the output of the eleventh trigger, the outputs of the second and third elements of AND are connected to the inputs of the third OR element, the output of which is connected to the third input of the second multiplexer, the output of the fourth And element is connected to the first input of the fourth element OR , the second and third inputs of which are connected respectively to the code of the fifth element.  And to the output of the sixth element And, the output of the fourth element OR is connected to the information input of the eleventh trigger, the clock input of which is connected to the clock input of the first trigger, the output of the seventh element AND is connected to the first input of the fifth OR element, the second input of which is connected to the eighth element And, the output of the fifth element OR is connected to the information input of the tenth trigger, the output of the ninth element AND is connected to the first input of the sixth. the OR element, the second input of which is connected to the output of that element AND, the output of the OR element is connected to the third input of the first register, the output of the third element is NOT connected to the third input of the sixth register, the fourth inputs of the fifth and sixth registers are connected to the clock input of the eighth trigger, the output of the second element is NOT connected to the fourth input of the neck of that element I.  FIG.  1 is a block diagram block buffer storage device; in fig.  2 - time diagrams of the device operation.  The buffer storage device consists of a register of information storage 2, multiplexer 3, register 4, address accumulator 5, comparison block 6, second comparison block 7, register 8, multiplexer 9, registers 1-12, triggers 13-23, and 24-elements 33, elements OR EG4-39, elements NOT 40-43, W1for “1 in1 input 44, address inputs 45 and 46, control inputs 47-51, control input output 52, clock inputs 53-58 blocks, outputs 59-67 triggers, outputs 68, trigger 23, output 69 of block 7, input 70 of register 8, input 71 of regist. 4, inputs 72 of register 2 and inputs 73 of multiplexer 9.  Information storage 1 can store (hi) (H) information blocks, and address storage 5 can store (vflidl) addresses of the corresponding blocks, where hi is the number of columns; and - the number of lines.  Registers 2 and 4 are made on push-pull / 1L5-trigger pax, each have rows and address the dial of accumulator 1 and 5, respectively.  Register 8 has VI bits and addresses the line in drive 1 of the buffer memory.  Block 6 of the comparison consists of aa P comparison circuits for EOg bits, where VI is the number of lines of operative memory, and it has outputs.  Block 7 of line comparison represents the soss one circuit compared to none of the bits.  Operation of the device is initiated when a signal arrives at inputs 47, 48. or 49.  A signal at device input 47 or 48 indicates that the processor is accessing the memory to receive or write information.  The signal at the control input 49 of the unit is established when the channel writes information to the memory.  At the input 5O, the device is set up if the processor calls for a command, and in case of aia call, the operand is set to O.  The signal on the pack {avl to that input 47 zap (wn is first in trtggere 14 and then in dagger 17; the signal at control input 48 is stored in trigger 13, and first in control device 50, first in trigger 19 and then in the 2O trigger.  The presence of a signal, at least on one of the controls to the two inputs 47–49 of the device, is fixed in the trigger 21.  All the time when on one of the input; the control inputs 47-49 of the device appear 1, the register of the accumulator of 5 addresses is entered in register 4.  From the addressable column of the address accumulator 5, m addresses are read that correspond to the information placed in the rows of the corresponding column of the accumulator 1.  Then, in block 6 of the comparison, the data of the AND addresses is compared with the requested address received at the input 46 of the device.  The result of the comparison is entered in register 8 and selects one of the AND lines of drive 1.  In the next cycle, the recoverable block of information is read from accumulator 1.  Register 10 of the command line and register 11 of the operand line store the addresses of drive line 1, to which the last call for the command and operand was made.  Depending on the state of the trigger 23 CO or), the information may be read out from accumulator 1 either in the same cycle in which the processor issues a read request at the control input 42 of the device or in the next cycle.  In addition, the value of the mode trigger 23 means that in this cycle information from drive 1 is read (or written) information in accordance with the processor request for reading or writing set at 47 or 48 control inputs of the device in the previous cycle.  Moreover, at the beginning of this cycle, the address of the kolmky nak (N11el1 1 is entered from register 4 into register 2, and the address of the string (result of comparison | n11) of accumulator 1 from register 8 of the string is entered into register 1O of the command string or register 11 of the operand string, whichever whether the processing is done behind a combo or operand.  The result of the comparison is for 1111ggs in register 8 of block 6 of the comparison at the end of the previous cycle.  Zero trigger signal 23 of the mode means that in the previous cycle there was no access to the buffer memory device and that if in the aan cycle the processor issues a read request on the control input 47 of the device, the information will be sent from accumulator 1 in the same cycle | What aapiec collet nak (H1Itvl 1 is entered at the beginning of Nikla from the input 45 of the device in registers 2 and 4.  As the address of the string, James 1 wakes up is used by Aores, which was used for the prior processing.  This address is in the command line number storage register 1 or the storage register number 11 of the operand line, depending on whether it is addressed in this case for a command (a signal on the control input 50 of the device) or for an operand.  Simultaneously with reading the information from accumulator 1, in block 6 of comparison, the true address of the line is determined and compared in block 7 of comparison with the address of the line that is currently being read.  If a comparison is made, the required information is read at the end of the cycle, and a trigger 22 indicating that the data is ready (device control Output 52) informs the processor.  In the opposite case, the information required by the processor will be read in the next cycle.  The above situation becomes possible due to the fact that the command and data are often arranged sequentially, and the information is stored in a buffer memory in blocks of several consecutive words, and therefore after a command or operand is accessed, there is a greater likelihood that instruction1 or operand will be produced to the same block, and consequently, to the same line of accumulator 1.  And besides, when the next call is made to another block in the worst case with probability 1 / and (and the number of lines), it will be made to the same line at the same time as 1. .  The operation of the buffer memory device is explained by the timing diagram shown in FIG.  2  Suppose that in the cycle preceding the first one considered, there was no processor access to the buffer memory device or the call was bad, but the required data was not in drive 1, t. e.  from the output of block 6, comparisons to all inputs of the element OR 36 were received by O.  Then the trigger 23 through the elements 27, 28, 29 and OR 37 will be set to the O input, which arrives at the control input of the multiplexer 3, will allow the passage through the information from the input 45 of the device.  Let the processor initiate a request for reading in the cycle of the control input 47 of the device.  Then, by the pulse received at the clock input 54 of registers 4 and 2, the address of the accumulator 5 and accumulator 1 (the same address for accumulators 5 and 1) will be entered into these registers from the output 45 of the device.  and reading information from drives 5 and 1 will begin.  From address accumulator 5, it reads from the addresses of the addressable column, which are simultaneously compared in block 6 of comparison with the address of the random-access memory line, which is fed to the input 46 of the device.  Let the circulation, which is made in the first cycle, be a conversion.  behind the team, t. e.  There will be a high signal at the control input 5O of the device.  Then logical 1 from the output of the elements NOT 40, AND 26, OR, 35, entering the control input of the multiplexer 9, allows passage through it to the address inputs of the accumulator 1 line of information from the output of the register 10, which stores the address of the accumulator 1 line to which last processor call for a command.  Thus, from accumulator 1 at the address of the column located in register 10, the word is read, which by the end of the first cycle enters the inputs of register 12.  The pulse arriving at the clock input 56 of the flip-flops 19, 21 and 14, the trigger data is set to 1, and the flip-flop 16 (used to re-memorize the contents of the flip-flop 23) is entered from output 68 of the flip-flop 23.  If in block 6 of the comparison one of the addresses of accumulator 5 is compared with the requested address of the operational memory line, then logical 1 at one of the outputs of block 6 of the comparison through the OR 36 element is impulsively sent to the clock input 57 of the trigger 15 , is entered into the given trigger (the contents of trigger 15 indicate whether a comparison was made in block 6 of the comparison).  At the same time, the comparison results from the comparison blocks by the pulse nocTynaio to the input 57 of register 8 are recorded in this reputable, and in the comparison block 7 they are compared with the contents of the ragis- | ea 10 stored by the command line, which is currently being read data from the drive 1.  If the comparison in block 7 compares the string, which means that the STE data is read from the desired one: drive 1, then c.  The output 69 of block 7 compares the string to one of the inputs of the AND 30 element, to the ototal inputs of which logical 1 is received from the output 61 of the trigger 15, the output 6O of the trigger 14, the output of the element HE 43, Hia whose input comes in O from the output 62 of the trigger 16 .   from the output of the element AND 30 through the element OR 38 is entered into the trigger 22 of readiness of data on the pulse arriving at the clock input 58 of this trigger.  On the same impulse, Tpaivger 23 is entered into O from the output of the element OR 37, to the inputs of which O is fed from the output of the elements AND 27-29.  1 on Bbixcxie trigger 2 2 data readiness, on one side, allows entering information read from accumulator 1 to register 12, on the other hand, the control output 52 of the device informs the processor that the W1 is read from the buffer memory.  Thus, in one cycle, information from the buffer memory is read into the processor.  Suppose that in the second cycle, the processor again issues a request to read a command.  The control inputs 47 and 50 of the device will have high, signals.  Similar to the first cycle, registration in registers 2 and 4 will occur, and reading from accumulators 5 and 1 will begin.  Suppose in block 6 of the comparison one of the addresses of the addressable column of accumulator 5 is compared with the 4res received at input 46 of the device.  Similarly, as in the first cycle, the triggers 21, 19, 14, and 15 are set to and the trigger 16, indicating the delayed mode, will be set to O.  But suppose that the information required by the processor is not in the row of accumulator 1, from which it is currently being read, and in the other.  The address of the accumulator 1 line, from which the information from the output of comparison block 6 was to be read, is entered into register 8 (by the pulse received at input 57 of this register).  And you, at block 69 of line comparison 7, are issued O, which indicates that information from drive 1 is currently not considered to be informational (from the same column, but from a different line).  About from the output of block 7 comparison of the string enters one of the inputs of the electrons And 30 and NOT 41.  O from the output of the element And 30 goes to the first input of the element OR, to the second input of which O comes from the output of the element I 31, since O from the output 62 of the GB trigger of the mode arrives at one of the inputs of this element. arriving at the clock input trigger 22 readiness data.  This trigger is set to O, which, at device control output 52, signals the processor that the information has not been read from the buffer memory.  1 from the output of the element NOT 41 is fed to one of the inputs of the element And 29.  The remaining inputs of this element receive 1 from the output 61 of the trigger 15, the output 6O of the trigger 14 and the output of the element NO 43, to the input of which comes O with the output 62 of the trigger 16, I from the output of the element, AND 29 through the element OR 37 by impulse, incoming to the clock input 58 of the trigger 23, is entered into this trigger, which in this case indicates that in the next cycle from the accumulator 1 information will be read that is not & 1 read in this cycle (it was read but not from the specified lines).  Let's pretend that.  in the third cycle, the processor issues a request to read the memory.  Logic - at the control input 47 of the device, O - at the control input 5 of the device.  And, besides, in the buffer memory device, the processing of a request to read a command that was not completed in the previous cycle must be completed.  The pulse coming from the device synchronization input 51 to the clock input 53 of the 2O flip-flop, is entered into this flip-flop From the output 65 of the flip-flop 19.  By the same impulse, the info gash1 from the register 8 output is entered into the 1O register (high signals at both control outputs of the 1O register from the output 65 of the flip-flop 19 and the output 68 of the flip-flop 23 of the mode).   from the output 56, the trigger 20 is fed to one of the inputs of the element I 25, to the second input of the KOTOpoito post. the output 68 of the flip-flop 23 of the mode, which, also arriving at the control input of the multiplexer 3, inhibits the passage through it of information from the output of the second register 4.  1 from the output of the element AND 25 through one of the entrances of the element OR 35 enters the control; axa 73 multiplexer 9 lines and thereby permits the passage of information from the output of register 1O of the command line to the address inputs of the accumulator 1 buffer memory line.  To the input 71 of the control of the second register 4 enters 1 with the high 13 10 hotsa element 34 OR With the first control input 47 of the device, which is connected to one of the inputs element OR OR 34.  The control input 72 of the register 2 is fed 1 from the output of the OR element 39, since one of its inputs comes from the output of the AND 32 element, to the input of which 1 comes from the output 67 of the flip-flop 21, the output 61 of the flip-flop 15 and the code 68 of the flip-flop 23 modes.  The pulse arriving at the clock input 54 of register 2 and register 4, information from the output of register 4 is entered into register 2, and register 4 is recorded with information received at input 45 of the device (address of the accumulator of 5 addresses for inquiry for operand).  Thereafter, from the addressable column of the address accumulator 5 in the comparison block 6, n addresses are read in order to determine whether the requested opera is located in accumulator 1.  The address data is compared with the address of the incoming device 46. At the same time, the command for which the request was received by the buffer memory device at the beginning of the second cycle is read from the required string of accumulator 1.  The pulse coming from the device synchronization input 51 to the clock input 54 of the trigger 17, enters it from 1 from the output 60 of the trigger 13 (the read request that was set in the second cycle).  The pulse arriving at the clock input of trigger 18 enters this trigger 1 from the output 61 of the trigger 15 (the result of the comparison in block 6 of the comparison obtained in the second cycle).  According to the impulse arriving at the clock input 56 of the trigger 19, O is entered into it from the output 5 of the device (query by operand).  By the same impulse, trigger 21 is set to 1 from the output of the element OR 34 to trigger 16 (delayed mode) from the output 68 of the mode trigger 23, to trigger 14 (reading) it is written to 1 from the input 47 of the device.  The pulse arriving at the input 58 of the data availability trigger 22, the black is input 1 from the output of the element OR 3 to one of the inputs of which is AND 31, the inputs to the inputs of the output of the element go to 1 from the output 64 of the trigger 18, the output 63 of the trigger 17, output 6 trigger 16 (delayed mode).  1 at the output of the data availability trigger 22 permits the entry of information, read 1 from accumulator 1, to register 12 and, via control output 52 of the device, informs the processor that the required command has been read from the buffer memory device; Suppose that in block 6 of comparison one of the addresses of accumulator 5 is compared with the address received at input 46 of the device, then 1 from the output of the OR element 36 is entered into trigger 15 (comparison) by the pulse input to input 57 of this trigger.  By the same impulse, the results of comparison with the outputs of block 6 are added to register 8 of the line.   from the output 61 of the trigger 15 enters one of the inputs of the element And 28, the remaining inputs of which receive 1 from the output 60 of the trigger 14, the output 62 of the trigger 16 (delayed mode).  1 from the output of the element AND 28 through the element OR 37 of the load 1 s in the trigger 23 modes on the pulse received at the input 58 of this trigger.  In this case, 1 at the output 68 of the mode Trig 23 indicates that in the next cycle from operative 1 the operand should be read, the request for which was received by the device at the beginning of this cycle.  Suppose that in the fourth cycle the request to the device of the buffer memory was not extruded, t. e.  on the first . 47, the second 48 and the third 49 control inputs of the device cost O.  According to the impulse that is sent to the input 53 of the flip-flop 2O, O is entered into it from the output 65 of the trigger, hera 19 (command sign), and the register 11 records information from the output of the register 8.  Both control inputs of register 11 receive I from the output 68 of the peer 23 mode 23 and the output of the HE 42 element, to the input of which O comes from the output 65 of the trigger 19.  On one of the inputs of the And 25 25 O comes from the output 66 of the flip-flop 20 (sign of the command is deconfigured), and one of the inputs of the And 26 element receives the O from the output of the HE 4O element, to the input of which is a post. Drops 1 out of release 68 of trigger 23.  The outputs of the And 25 and 26 elements are connected to the inputs of the OR 35 element, the output of which is connected to the control input 73 of the multiplexer 9.  About at the control input of multiplexer 9, the line permits the passage to the address inputs of the line-.  kopitel 1 information from the output registr.  ra.  2  To the control input of register 2 from the output of the OR element.  1O comes in as it is received at the input of the element E 32, the inputs of which receive 1 from the output 67 of the trigger 21, the output 68 from the trigger 23 of the mode, and the output 61 from the trigger 15 (comparison).  The pulse arriving at the input 54 of register 2, the address of the column of accumulator 1 from the output of register 4 is entered into it.  After that, from accumulator 1, the operand is derived.  The pulse arriving at the input 54 of the trigger 17 (delayed reading), is entered into it from the output 60 of the trigger 14.  According to the impulse arriving at the input 57 of the flip-flop 18 (compared to the delayed one), 61 flip-flops 15 (the comparison) enter into it from 1 from the output.  According to the impulse that comes to the input 56 triggers 14 (reading) and 13.  (write) in them. the Opper 47 and third 48 control inputs of the device are brought in, and the trigger 16 is entered from the output 68 of the trigger 23.  The pulse arriving at the input 58 of the data availability trigger 22, is entered into it 1 from the output of the element OR 38.  One of the inputs of the element OR 38 comes from the output of the element AND 31, to the inputs of which there are 1 with you, 116 turns 64 of the trigger 18 (comparison delayed), output 63 of the trigger 17 (reading delayed), output 62 of the trigger 16 (delayed mode).   at the output of the data availability trigger 22, arriving at the control input of the third register 12, allows reception of the read into it (sheranda and, at the same time, i stupid at the device control input 52) informs the processor that the required operand is read from the device } 6st. fern memory  From exit 59, three1 gera 14 (reading) is fed to one of the inputs of elements AND 27-29, the outputs of which are connected to the input of the element OR 37.  According to the impulse arriving at the input 58 of the trigger 23, O is entered into it from the output of the OR element 37.  This means that the buffer memory device is ready to process the processor request to read a command or operand in one pass.  Compared to known devices, the proposed device reduces processor delays in waiting for data when there is one or several cycles between adjacent processor requests to the device, in which the processor does not have access to the device's buffer memory.   fug.  0

QJt/l.2QJt / l.2

Claims (1)

БУФЕРНОЕ’ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее информационный накопитель, первый вход которого подключен к выходу первого регистра, первый вход первого регистра подключен к выходу первого мультиплексора, первый вход которого является одним адресным входом устройства и подключен к первому входу второго регистра, второй вход которого подключен к выходу перво, го элемента ИЛИ, выход второго регистра подключен к второму входу первого мультиплексора и к первому входу адресного накопителя, второй вход которого .является другим адресным входом устройства и подключен к первому входу первого блока сравнения, выход адресного накопителя подключен к второму входу первого блока сравнения, выход которого подключен к первому входу третьего регистра и к входам второго элемента ИЛИ, а выход информационного накопителя подключен к первому входу четвертого регистра, вто* ; рой вход которого является управляющим входом устройства, первый вход первого элемента ИЛИ является первым управляющим входом устройства и подключен к информационному входу первого триггера, второй”вход первого элемента ИЛИ является вторым управляющим входом устройства и подключен к информационному входу, второго триггера, третий вход первого элемента ИЛИ является третьим управляющим входом устройства, выход второго элемента ИЛИ подключен к информационному входу третьего триггера, тактовый вход которого является четвертым управляющим входом устройства и подключен к тактовым входам первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого триггеров, к вторым входам первого, третьего и четвертого регистров и к третьему входу второго регистра, выход десятого триггера, является выходом устройства и подключен к третьему входу четвертого регистра, отличающее с я тем, что, с целью повышения быстродействия устройства, оно содержит второй блок сравнения, регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и второй мультиплексор, выход которого подключен к третьему входу информационного накопителя и к первому входу второго блока сравнения, первый и второй входы второго мультиплексора подключены к выходам соответственно пятого и шестого регистров, первые входы которых подключены к выходу третьего регистра, третий вход третьего регистра подключен к выходу первого элемента И, первый и второй входы которого подключены соответственI но к выходу второго элемента ИЛИ и' к выходу девятого триггера, вход второго элемента ИЛИ соединен с вторым входом второго блока сравнения, первый вход второго элемента И подключен к третьему входу первого мультиплексора, к выходуA BUFFER'S MEMORY DEVICE containing an information storage device, the first input of which is connected to the output of the first register, the first input of the first register is connected to the output of the first multiplexer, the first input of which is one address input of the device and connected to the first input of the second register, the second input of which is connected to the output of the first, OR element, the output of the second register is connected to the second input of the first multiplexer and to the first input of the address drive, the second input of which is another address input m of the device and is connected to the first input of the first comparison unit, the output of the address storage device is connected to the second input of the first comparison unit, the output of which is connected to the first input of the third register and to the inputs of the second OR element, and the output of the information storage device is connected to the first input of the fourth register, second * ; whose first input is the control input of the device, the first input of the first OR element is the first control input of the device and is connected to the information input of the first trigger, the second ”input of the first OR is the second control input of the device and is connected to the information input of the second trigger, the third input of the first element OR is the third control input of the device, the output of the second element OR is connected to the information input of the third trigger, the clock input of which is the fourth control the input input of the device and connected to the clock inputs of the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth and tenth triggers, to the second inputs of the first, third and fourth registers and to the third input of the second register, the output of the tenth trigger is the output of the device and connected to the third input of the fourth register, characterized in that, in order to improve the performance of the device, it contains a second comparison unit, registers, triggers, AND elements, OR elements, NOT elements and a second multiplexer, the course of which is connected to the third input of the information storage device and to the first input of the second comparison unit, the first and second inputs of the second multiplexer are connected to the outputs of the fifth and sixth registers, respectively, the first inputs of which are connected to the output of the third register, the third input of the third register is connected to the output of the first AND element , the first and second inputs of which are connected respectively to the output of the second OR element and 'to the output of the ninth trigger, the input of the second OR element is connected to the second input of the second block I, the first input of the second AND element is connected to the third input of the first multiplexer to the output SU ,.»1022221 одиннадцатого триггера, к вторым входам пятого и шестого регистров, к информационному входу четвертого триггера и к входу первого элемента НЕ, выход которого подключен к первому входу третьего элемента И, второй вход третьего элемента И подключен к информационному входу седьмого триггера, выход первого триггера подключен к первому входу четвёртого' элемента И, второй вход которого подключен к первым входам пятого и шестого элементов И, к информационному входу . шестого триггера и к выходу третьего триггера, выход второго триггера подключен к вторым входам пятого, шестого элементов И и пятого триггера и к первому входу седьмого элемента И, второй вход которого подключен к выходу второго блока сравнения и к входу второго элемента НЕ, выход седьмого триггера подключен к третьему входу пятого регистра, к входу третьего элемента НЕ и к информационному, входу восьмого триггера, выход которого подключен к второму входу второго элемента И, выход четвертого триггера подключен к третьему входу пятого элемента И, к первому входу восьмого элемента Пик входу четвертого элемента НЕ, выход которого подключен к третьему входу шестого элемента Пик третьему входу седьмого элемента И, четвертый вход которого подключен к информационному входу шестого триггера, выход пятого триггера подключен к второму входу восьмого элемента И, третий вход которого поцключен к выходу шестого триггера, первые входы девятого и десятого элементов И подключены соответственно к выходу девятого триггера и к выходу первого элемента НЕ, вторые входы девятого и десятого элементов И подключены соответственно к выходу третьего триггера и к информационному входу второго триггера, третий вход девятого элемента И подключен к выходу одиннадцатого триггера, выходы второго и третьего элемен- , тов И подключены к входам третьего элемента ИЛИ, выход которого подключен к третьему входу второго мультиплексора, выход четвертого элемента И подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого подключены соответственно к выходу пятого элемента И и к выходу шестого элемента И, выход четвертого элемента ИЛИ подключен к информационному входу одиннадцатого триггера, тактовый вход которого подключен к тактовому входу первого триггера, выход седьмого элемента И подключен к первому входу пятого элемента ИЛИ, второй вход .которого подключен к выходу восьмого элемента И, выход пятого элемента ИЛИ подключен к информационному входу десятого триггера, выход девятого элемента И подключен к первому входу шестого элемента ИЛИ, второй вход которого подключен к вьпсоцу десятого элемента И, выход шестого элемента ИЛИ подключен к третьему входу первого регистра, выход третьего элемента НЕ подключен к третьему входу шестого регистра, четвертые, входы пятого и шестого регистров подключены к тактовому входу восьмого триггера, выход второго элемента НЕ подключен к четвертому входу шестого элемента И.SU,. ”1022221 of the eleventh trigger, to the second inputs of the fifth and sixth registers, to the information input of the fourth trigger and to the input of the first element NOT, the output of which is connected to the first input of the third element AND, the second input of the third element And is connected to the information input of the seventh trigger, the output of the first trigger is connected to the first input of the fourth AND element, the second input of which is connected to the first inputs of the fifth and sixth AND elements, to the information input. of the sixth trigger and to the output of the third trigger, the output of the second trigger is connected to the second inputs of the fifth, sixth AND elements and the fifth trigger and to the first input of the seventh element AND, the second input of which is connected to the output of the second comparison unit and to the input of the second element NOT, the output of the seventh trigger connected to the third input of the fifth register, to the input of the third element NOT and to the information input of the eighth trigger, the output of which is connected to the second input of the second element And the output of the fourth trigger is connected to the third input of the fifth element tent And, to the first input of the eighth element. The peak input of the fourth element is NOT, the output of which is connected to the third input of the sixth element. The peak of the third input of the seventh element And, the fourth input of which is connected to the information input of the sixth trigger, the output of the fifth trigger is connected to the second input of the eighth element And, the third input of which is connected to the output of the sixth trigger, the first inputs of the ninth and tenth elements AND are connected respectively to the output of the ninth trigger and to the output of the first element NOT, the second inputs of the ninth and tenth AND elements are connected respectively to the output of the third trigger and to the information input of the second trigger, the third input of the ninth element And is connected to the output of the eleventh trigger, the outputs of the second and third elements, and are connected to the inputs of the third OR element, the output of which is connected to the third input of the second multiplexer , the output of the fourth AND element is connected to the first input of the fourth OR element, the second and third inputs of which are connected respectively to the output of the fifth AND element and to the output of the sixth AND element, the fourth output of the first OR element is connected to the information input of the eleventh trigger, the clock input of which is connected to the clock input of the first trigger, the output of the seventh AND element is connected to the first input of the fifth OR element, the second input of which is connected to the output of the eighth AND element, the output of the fifth OR element is connected to the information the input of the tenth trigger, the output of the ninth AND element is connected to the first input of the sixth OR element, the second input of which is connected to the tenth AND element, the output of the sixth OR element is connected to the third the input of the first register, the output of the third element is NOT connected to the third input of the sixth register, the fourth, the inputs of the fifth and sixth registers are connected to the clock input of the eighth trigger, the output of the second element is NOT connected to the fourth input of the sixth element I. 1 . 2 1 . 2
SU813364089A 1981-12-14 1981-12-14 Buffer storage SU1022221A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813364089A SU1022221A1 (en) 1981-12-14 1981-12-14 Buffer storage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813364089A SU1022221A1 (en) 1981-12-14 1981-12-14 Buffer storage

Publications (1)

Publication Number Publication Date
SU1022221A1 true SU1022221A1 (en) 1983-06-07

Family

ID=20986050

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813364089A SU1022221A1 (en) 1981-12-14 1981-12-14 Buffer storage

Country Status (1)

Country Link
SU (1) SU1022221A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент US Mi 3588839, кл. Q 11 С 19/ОО, опуб ик. 1971. 2. Патент US 6 3986171, кл, G 11 С 19/ОО, опубпик, 1976 (прототип). *

Similar Documents

Publication Publication Date Title
US6115320A (en) Separate byte control on fully synchronous pipelined SRAM
JP2538067B2 (en) Random access memory circuit having condition writing means
US4933909A (en) Dual read/write register file memory
US4755936A (en) Apparatus and method for providing a cache memory unit with a write operation utilizing two system clock cycles
KR930014577A (en) Semiconductor memory
JPS62152050A (en) Semiconductor memory
JPS6235949A (en) Memory device
US4016409A (en) Longitudinal parity generator for use with a memory
US20070143556A1 (en) Memory control circuit in a memory chip
SU1022221A1 (en) Buffer storage
US5835787A (en) System for bi-directionally transferring a digital signal sample from a CODEC to a particular memory location and a second sample from memory to CODEC
GB2060961A (en) Data processing system having memory modules with distributed address information
US6760273B2 (en) Buffer using two-port memory
GB2060943A (en) Electronic control for timing hammers in impact printers
JP3776295B2 (en) Serial access memory and data write / read method
JPH0628885A (en) Memory device
US6366979B1 (en) Apparatus and method for shorting retransmit recovery times utilizing cache memory in high speed FIFO
SU849193A1 (en) Data interchange device
SU1711229A1 (en) Storage device
JPH05189296A (en) Simultaneous writing access device for single-bit memory
JPS633392B2 (en)
SU600926A1 (en) Data recording device
SU733021A1 (en) Memory device
SU1481851A1 (en) Unit for locating free memory areas
JPH01112449A (en) Speed converting memory device