SU1018123A1 - Fast fourier transform device - Google Patents

Fast fourier transform device Download PDF

Info

Publication number
SU1018123A1
SU1018123A1 SU813337100A SU3337100A SU1018123A1 SU 1018123 A1 SU1018123 A1 SU 1018123A1 SU 813337100 A SU813337100 A SU 813337100A SU 3337100 A SU3337100 A SU 3337100A SU 1018123 A1 SU1018123 A1 SU 1018123A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
output
registers
input
control unit
Prior art date
Application number
SU813337100A
Other languages
Russian (ru)
Inventor
Владимир Дмитриевич Гусев
Сергей Иванович Алферов
Original Assignee
Специальное Конструкторское Бюро Производственного Объединения "Виброприбор"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Специальное Конструкторское Бюро Производственного Объединения "Виброприбор" filed Critical Специальное Конструкторское Бюро Производственного Объединения "Виброприбор"
Priority to SU813337100A priority Critical patent/SU1018123A1/en
Application granted granted Critical
Publication of SU1018123A1 publication Critical patent/SU1018123A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

1. УСТРОЙСТВО ДЛЯ -БЫСТРОГО ; ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее регистры синусного и косинусного весовых коэффициентов, параллельные входы которых  вл ютс  входами коэффициентов устройства,, четыре регистра, три ко№ утатора, два сумматора и блок управлени , о т л и ч а ю 14 е е с   тем, что, с целью упрощени  устройства , оно содержит четвертый коммутатор , причем входы действительной и мнимой частей отсчетавходного сигна-ла устройства подключены к первым информационным входам первого и второго коммутаторов, выход первого сумматора подключен к информационным входам первого и второго регистров, выход второго сумматора подключен к информационным входам третьего и четвёртого регистров, выходы первого и второго регистров,  вл ющиес  выходами действительной и мнимой частей первого результата устройства, под-: . ключены к информационным входам третьего коммутатора, выход которого подключен ко второму информационному входу первого сумматора, выходы третьего и четвертого регистров,  вл ющиес  выходами действительной и мнимой частей второго результата . устройства, подключены к информационным входам четвертого коммутатора, . выход которого подключен ко второму информационному входу второго-сумматора , выход второго регистра подключен ко второму информадионноиу входу второго коммутатора, причем знаковый вызсод второго регистра соединен с инвертирующим разр дным входом второго коммутатора, выход четвертого регистра подключен ко второму ин фо1 ационному входу первого коммутатора, последовательные входы регистров синусного и косинусног( весовых коэффициентов подключены к источнику единичного сигнала; последовательный клход регистра косинусного весового коэффициента подключен к управл юшлм входам первого и третьего регистров и к первому входу блока управлени , : последовательный выход регистра сину-ч сного весового коэффициента подклю-. чен к управл ющим входам второго и четвертого регистров и ко второму входу блока управлени , первый выход блока управлени  подключен к тактр- р вым входам первого и третьего регйст-Si ров и к тактовым входамрегистров синусного и косинусного весовых коэффициентов , второй выход блока управлени  подключен к тактовым входам второго и четвертого регистров, тре00 тий выход блока управлени  подключен к управл ющим входам первого и второго сумматоров, четвертый выход блока ю управлени  подключен к управл ющим со входам сдвига третьего и четвертого коммутаторов, п тый выходблока управ-; лени  подключен к управл ющим входам первого и второго коммутаторов, шестой выход лока управлени  подключен к переключающим входам третьего и четвертого коммутаторов. 2; Устройство по п.1, отличают е е с   тем, что блок управлени  состоит из триггера, счетчика, блока посто нной пам ти и п ти элементов И, причем синхронизирующий вход триггера  вл етс  тактовым входом устройства и подключен к первым входам перво1. DEVICE FOR - FAST; The Fourier transforms, containing the sine and cosine weights registers, whose parallel inputs are the inputs of the device coefficients, four registers, three coefficients, two adders, and a control unit, which is in order to simplify the device, it contains the fourth switch, and the inputs of the real and imaginary parts of the counting signal of the device are connected to the first information inputs of the first and second switches, the output of the first adder is connected to information inputs I will give the first and second registers, the output of the second adder is connected to the information inputs of the third and fourth registers, the outputs of the first and second registers, which are the outputs of the real and imaginary parts of the first result of the device, sub-:. connected to the information inputs of the third switch, the output of which is connected to the second information input of the first adder, the outputs of the third and fourth registers, which are the outputs of the real and imaginary parts of the second result. devices connected to the information inputs of the fourth switch,. the output of which is connected to the second information input of the second adder, the output of the second register is connected to the second information input of the second switch, with the sign of the second register connected to the inverting bit input of the second switch, the output of the fourth register is connected to the second information input of the first switch, successive inputs of sine and cosine registers (weights are connected to a source of a single signal; a serial clod of cosine ve The new coefficient is connected to the control inputs of the first and third registers and to the first input of the control unit: the serial output of the register of the blue-weight weighting factor is connected to the control inputs of the second and fourth registers and to the second input of the control unit, the first output of the block control is connected to the clock inputs of the first and third regiysta-Si ditch and to the clock inputs of the registers of sine and cosine weights, the second output of the control unit is connected to the clock inputs of the second and fourth quarters registers tre00 Tille control unit output is connected to the control inputs of the first and second adders, a fourth output u of the control unit is connected to the control inputs of the shift from the third and fourth switches, fifth vyhodbloka controlled; It is connected to the control inputs of the first and second switches, the sixth control lock output is connected to the switching inputs of the third and fourth switches. 2; The device according to claim 1, is distinguished in that the control unit consists of a trigger, a counter, a block of permanent memory and five AND elements, the trigger input of the trigger being the clock input of the device and connected to the first inputs of the first

Description

го и второго элементов и, инверсный и пр мой выходы триггера подключены ко вторым входам первого и второго элементов И, выход первого элемента П подключен ко входу счетчика, выход счетчика подключен к адресному входу блока посто нной пам ти, первый, второй и третий выходы блока посто нной пам ти подключены к первым входам третьего, четвертого и п того элементов И соответственно, вторые входы третьего и четвертого элементов И подключены к пр мому выходу триггера, третий вход четвертого элемента И соединен со вторым входом п того элемента И, выход которого подключен к инверсному единичному, к инверсному пр момуи к счетному входу триггера, третий и второй входы п того элемента И  вл ютс  первым и вторым входами блока управлени , выходы первого, второго и третьего элементов И  вл ютс  соответственно первым, вторым и третьим выходами блока управлени , четвертый и п тый выходы блока посто н- ной пам ти  вл ютс  четвертым и п тым выходами блока управлени , выход четвертого элемента И  вл етс  шестым выходом блока управлени .first and second elements, inverse and direct outputs of the trigger are connected to the second inputs of the first and second elements I, the output of the first element U is connected to the counter input, the output of the counter is connected to the address input of the fixed memory block, the first, second and third outputs of the block the fixed memory is connected to the first inputs of the third, fourth and fifth elements And, respectively, the second inputs of the third and fourth elements I are connected to the forward output of the trigger, the third input of the fourth element I is connected to the second input of the fifth element And, the output of which is connected to the inverse unit, to the inverse direct line to the counting input of the trigger, the third and second inputs of the fifth element And are the first and second inputs of the control unit, the outputs of the first, second and third elements are the first, second and the third outputs of the control unit, the fourth and fifth outputs of the permanent memory unit are the fourth and fifth outputs of the control unit, the output of the fourth element I is the sixth output of the control unit.

Изобретение относитс  к автоматике и вычислительной технике и может, использоватьс  в процессорах дл  oneктральнокоррел ционнбго анализа виброакустических сигналов. Известно устройство дл  быстрого преобразовани  Фурье, содержащее регистры , сумматоры, коммутаторы и умножитель С1 Недостатком известного устройства  вл етс  его сложность, обусловленна  , в первую очередь, наличием умно жител . Наиболее близким техническим ремением к изобретению  вл етс  устройство дл  быстрого преобразовани  Фурье, в состав которого вход т регистры синусной и косинусных частей комплексного весового коэффициента, два числовых регистра, четыре сумматора , и три логических блока, выполн  ющих функции коммутаторов. Поскольку сумматоры  вл ютс  нако пительными , они об зательно содержат по паре регистров, ибо результатом БПФ  вл ютс  четыре вещественных one ранда, составл ющие два комплексных. Таким образом, в устройстве-прототипе можно выделить четыре сумматора, шесть регистров, два регистра весовых коэффициентов, четыре коммутатора . В этом устройстве операци  умножени  заменена последовательным сложением поразр дных произведений, что позвол ет исключить сложный блок, каким  вл етс  умножитель (23. Однако указанное устройство.имеет также сложную конструкцикг. Цель изобретени  - упрощение устройства . Поставленна  цель достигаетс  тем, что устройство дл  быстрого преобразовани  Фурье, содержащее регистры синусного и косинусного весовых коэффициентов, параллельные вход которых  вл ютс  входами коэффициен .тов устройства, четыре регистра, три коммутатора/ два сумматора и блок управлени , содержит четвертый коммутатор , причем входа действительной и мнимой частей о.тсчета входного сигнала устройства подключены к первым информационным входам первого и второго кокфлутаторов, выход первого сумматора подключен к информационным входам первого и второго регистров, выход второго сулфлатор.а подключен к информационньо входам третьего и четвертого регистров, выходы первого и второГО регистров,  вл ющиес  выходами действительной и частей первого результата устройства, подключены к информационным входам третьего коммутатора , выход-которого подключен ко второму информационному входу первого сумматора, выхода третьего и четвертого регистров,  вл ющиес  выходами действительной и мнимой частей вторюго результата устройства, подключены к информационным входам четвертого коммутатора, выход которого подключен ко второму информационному входу второго сумматора, выход второго регистра подключен ко второму информационному входу второго коммутатора , причем знаковый выход второго регистра соединен с инвертирующим разр дным входом второго коммутатора , выход четвертого регистра подключен ко второму информационному входу первого коммутатора, последовательные входы регистров синусного и косинусного весовых коэффициентов подключены к источнику единичного сигнала, последовательный выход регистра косинусного весового коэффициентасподключен к управл кицим входам первого и третьего регистров и к первому входу блока управлени , последовательный выход регистраThe invention relates to automation and computer technology and can be used in processors for one central-correlation analysis of vibro-acoustic signals. A device for fast Fourier transform is known, which contains registers, adders, switches, and a multiplier C1. The disadvantage of the known device is its complexity, due primarily to the presence of a smart inhabitant. The closest technical note to the invention is a device for fast Fourier transform, which includes the registers of the sine and cosine parts of the complex weighting factor, two numeric registers, four adders, and three logical blocks that perform the functions of switches. Since adders are accumulative, they necessarily contain a pair of registers, because the FFT results in four real one randas, which are two complex. Thus, four adders, six registers, two weight coefficients registers, four commutators can be distinguished in the prototype device. In this device, the multiplication operation is replaced by the sequential addition of bitwise products, which eliminates the complex block that is the multiplier (23. However, this device also has a complicated construction cycle. The purpose of the invention is to simplify the device. The goal is to achieve Fourier transforms containing sine and cosine weights, whose parallel inputs are inputs of device coefficients, four registers, three switches / two sums The torus and the control unit contain the fourth switch, the inputs of the real and imaginary parts of the device input signal count are connected to the first information inputs of the first and second coclutators, the output of the first adder is connected to the information inputs of the first and second registers, the output of the second sulfator. informational inputs of the third and fourth registers, the outputs of the first and second registers, which are the outputs of the real and parts of the first result of the device, are connected to the informational The third switch, the output of which is connected to the second information input of the first adder, the output of the third and fourth registers, which are the outputs of the real and imaginary parts of the second result of the device, are connected to the information inputs of the fourth switch, the output of which is connected to the second information input of the second adder, output the second register is connected to the second information input of the second switch, and the sign output of the second register is connected to the inverting bit input the second switch, the output of the fourth register is connected to the second information input of the first switch, the serial inputs of the sine and cosine weights registers are connected to the source of a single signal, the serial output of the cosine weights register is connected to the control inputs of the first and third registers and to the first input of the control unit, serial register output

.синусного весового коэффициента подключен к управл ющим входам второго и четвертого регистров и ко второму входу блока управлени ,, первый выход блока управлени  подключен к тактовым входам первого и третьего регистров и к тактовым входам регистров синус .ного и косинусного весовых коэффициентов , второй выход блока управлени  подключен к тактовым входам второго и четвертого регистров, третий выход блока управлени  подключен к- управл ющим входам первого и второго сумматоров четвертый выход блока управлени  подключен к управл ющим входам сдвига третьего и четвертого коммутаторов , п тый выход блока управлени  подключен к управл ющим входам первого и второго коммутаторов, шестой вы ход блока управлени  подключен к переключающим входам третьего и четвертого коммутаторов. Кроме того, блок управлени  состоит из триггера, счетчика, блока посто  нной пам ти и п ти элементов И, причем синхронизирующий вход триггера  вл етс  тактовым входом устройства и подключен к первв м входам первого и второго элементов И, инверсный и пр мой выходы триггеров подключены ко вторым входам первого и второго элементов И, выход первого элемента И под ключен ко входу счетчика, выход счетчика подключен к адресному входу блока посто ннЬй пам ти, первый, второй третий выходы блока посто нной пам ти подключены к первым входам третьего, четвертого и п того элементов И соответственно , вторые входы третьегчэ и четвертоого элементов И подключены к пр мсдау выходу триггера, третий вход четвертого элемента И соединен со вторым входом п того элемента И, выход которого подключен к инверсному единичному, к инверсному пр мому и к счетному входу триггера, третий и второй входы п того элемента И  вл ютс  первым и вторым входами блока управлени , выходы первого, BTOPOIXJ и третьего элементов И  вл ютс  соответственно первым, вторым и третьим выходами блока управлени , четвертый и п тый выходы блока посто нной пам ти  вл ютс четвертым и п тым выходами блока управлени , выход четвертого элемента И  вл етс  шестым выхЬдом блока управлени . На чертеже представлена функциональна  схема предложенного устройства . Устройство содержит сумматоры 1 и 2, регистры 3-6, регистр 7 косинусного весового коэффициента, регистр 8 синусного весового коэффициента , параллельные входы 9 и 10 ре-, гистров 7 и 8, блок 11 управлени , . коммутаторы 12-15, входы 16 и17 действительной и мнимой частей от счета A sine weight coefficient is connected to the control inputs of the second and fourth registers and to the second input of the control unit, the first output of the control unit is connected to the clock inputs of the first and third registers and to the clock inputs of the sine and cosine weights registers, the second output of the control unit connected to the clock inputs of the second and fourth registers; the third output of the control unit is connected to the control inputs of the first and second adders; the fourth output of the control unit is connected to the control the shift inputs of the third and fourth switches; the fifth output of the control unit is connected to the control inputs of the first and second switches; the sixth output of the control unit is connected to the switching inputs of the third and fourth switches. In addition, the control unit consists of a trigger, a counter, a block of permanent memory and five elements AND, the trigger input of the trigger is a clock input of the device and connected to the first inputs of the first and second elements AND, the inverse and direct outputs of the triggers are connected To the second inputs of the first and second elements I, the output of the first element I is connected to the input of the counter, the output of the counter is connected to the address input of the constant memory block, the first, second and third outputs of the permanent memory block are connected to the first inputs of the third memory Of these, the fourth and fifth elements And, respectively, the second inputs of the third and fourth and fourth elements are connected to the trigger output, the third input of the fourth element And is connected to the second input of the fifth element And, the output of which is connected to the inverse unit, to the inverse direct and to the trigger counting input, the third and second inputs of the fifth element I are the first and second inputs of the control unit, the outputs of the first, BTOPOIXJ and the third elements AND are the first, second and third outputs of the control unit, quarters and a fifth unit outputs the ROM are the fourth and fifth outputs of control unit, fourth output of AND element is the sixth vyhdom control unit. The drawing shows a functional diagram of the proposed device. The device contains adders 1 and 2, registers 3-6, register 7 of the cosine weighting coefficient, register 8 of the sine weighting coefficient, parallel inputs 9 and 10 of the re-, gistrov 7 and 8, control block 11,. switches 12-15, inputs 16 and 17 of the real and imaginary parts of the account

входного сигнала, выходы 18-21 устройства , выходы 22-27 блока управлени , входы 28 и 29 блока управлени ,  вл ющиес  последовательными выходами регистров 7 и 8, блок 30 посто нной пам ти (ПЗУ), элементы 31-35 И, счетчик 36, выходы 37, 38 и 39 блока 30 посто нной пам ти, триггер 40, выход 41 элемента 32 И, инверсный выход 42 триггера 40, синхронизирующий вход 43 триггера иО (тактовый вход устройства ), пр мой выход 44 триггера 40, шина 45 источника единичного г сигнала.input signal, device outputs 18-21, control unit outputs 22-27, control unit inputs 28 and 29, which are serial outputs of registers 7 and 8, fixed memory unit 30 (ROM), elements 31-35, counter 36 , outputs 37, 38, and 39 of the fixed memory block 30, trigger 40, output 41 of element 32I, inverse output 42 of trigger 40, clock input 43 of trigger IO (device clock input), direct output 44 of trigger 40, source bus 45 single g signal.

Устройство работает следующим образом .The device works as follows.

Основу быстрого преобразовани  Фурье (БПФ) составл ет базова  операци  алгоритмаThe basis of the fast Fourier transform (FFT) is the basic operation of the algorithm.

1 flCl 1 flCl

0(I)i(I)6.(k)W 0 (i) i (i) 6. (k) W

(1) 0-,(lc)6.(I)-n.(k)W-) (2) где символом О обозначен комплексный операнд, индекс при символе соответствует номеру итерации,,а в скобках указан адрес операнда, W- - комплексный весовой коэффициент, представл емыК косинусной () и crfHycнoй () част ми, св занными (в случае пр мого БПФ) выражением , В результате произведение комплексов в (1) и (2) имеет вид: R€ (О,- (1) W iO Re О i Ck) Rp,W- +1„,0 (k) ,I (0.(k),0(k)RgW,--ReOj(k)VV Базова  операци  выполн етс  в та;кой последовательности; вначале вычисл ютс  четыре произведени  ( ))ImWt )RcW, RgO (k) ) , которые затем суммируютс  в соответствии с выражени ми (4) .и (5), после чего полученные суммы прибавл ютс  к О.(1) по алгоритмам (1) и (2). Процесс перемножени , дающий одновременно четыре произведени , длитс  п командных тактов tn разр дность W), при этом число тактов основной тактовой серии по шине 43 может быть несколько больше, чем п. Каждый командный такт сопровождаетс  увеличением кода счетчика 36 (ajsjec дл  ПЗУ 30) на единицу. В течение всех п тактов умножени  на выходе 37 ПЗУ держитс  потенциал О, задава  сумматорам 1 и 2 режим суммировани , на выходе 25 ПЗУ держитс  потенциал 1, задава  коммутаторам 12 и 13 режим делени  на два пропускаемых чисел путем сдвига их вправо на один разр д, на выходе 26 ПЗУ держитс  О, замыка  коммутаторы 14 и 15 на первые входы 16 и 17 соответственно , на выходе 38 ПЗУ дер- (1) 0 -, (lc) 6. (I) -n. (K) W-) (2) where O denotes the complex operand, the index at the symbol corresponds to the iteration number, and the address of the operand, W- - the complex weighting factor, represented by the cosine () and crfHycny () parts connected by (in the case of a direct FFT) expression, As a result, the product of the complexes in (1) and (2) has the form: R € (O, - ( 1) W iO Re О i Ck) Rp, W -1 +1, 0 (k), I (0. (k), 0 (k) RgW, - ReOj (k) VV The basic operation is performed in that; sequence, four products ()) ImWt) RcW, RgO (k)) are calculated first, which are then summed up according to or E (4) .i (5), after which the resulting amounts are added to OA (1) according to the algorithms (1) and (2). The multiplication process, giving simultaneously four products, lasts n command times tn, width W), while the number of clock cycles of the main clock series on bus 43 can be somewhat larger than n. Each command time is accompanied by an increase in counter code 36 (ajsjec for ROM 30) per unit. During all n multiplications at output 37 of the ROM, the potential O is held, giving adders 1 and 2 a summation mode, output 25 of the ROM holds potential 1, giving switches 12 and 13 a division mode into two transmitted numbers by shifting them to the right by one bit, At output 26, the ROM is holding Oh, the closure is commutators 14 and 15 to the first inputs 16 and 17, respectively;

житс  разреша  работу элемента 32 И, на выходе 39 ПЗУ держитс  1, разреша , работу элементов 33 И. В исходном состо нии в регистры 7 и 8 занесены значени  косинуса () и синуса угла, на который необходимо повернуть вектор д-(У),зна чени  реальной и мнимой частей которого устанавливаютс  на шинах 16 .и 17 соответственно. Регистры 36 сброшены в нулевое состо ние . На шины 28 и 29 из регистров 7 и 8 выдаютс  значени  старших разр дов косинусного и синусного весовых коэффициентов, В зависимости о них устанавливаютс  режимы работы ре гистров 3-6. Потенциал 1 задает регистру режим занесени  числа по паралельным входам, а потенциал О - режим сдвига на его тактовый вход тактового импульса.Предположим,что зна-чение косинусного разр да равно 1 , а синусного - О. В-.этом случае потенциал 1 на шине 28, задает режим занесени  в регистры 3 и 5,а потенциал О на шине 29 задает сдайга регистрам 4 и . Одновременно в зависимости от потенциалов на шинах 28 и 29 определ етс  сигнал на выход 27 блока управлени , замыкающий коммутаторы 12 и 13 на первые входы при значении О, и - на вторые входы при значении 1. В рассматриваемом примере потенциал шины 27 будет равен О, поскольку синусный разр д (шина 29) находитс  в нулевом состо нии запирает элемент 33 Н, дл  которого шина 27  вл етс  выходной. Таким образом , коммутаторы 12 и 13 эа.мыкают выходы регистров 3 и 5,установленных в режим занесени , с первыми входами сумматоров 1 и 2 соответственно. Пос ле прохождени  тактового импульса по шинам 23 и 22 в регистры 3 и 5 записываютс  числа с выходов сумматоров 1 и 2, равные входным операндам RgO,и . соответственно, так как на первом такте к ним прибавл ютс  нули из регистров 3 и 5. В регистрах 4 и 6 содержимое сдвигаетс  на разр д вправо, остава сь равным О.living permitting the operation of the element 32 I, output 39 of the ROM is kept 1, permitting the operation of elements 33 I. In the initial state, the registers 7 and 8 contain the values of the cosine () and the sine of the angle by which the d- (V) vector must be rotated the values of the real and imaginary parts of which are set on tires 16 and 17, respectively. Registers 36 are reset to zero. Tires 28 and 29 from registers 7 and 8 are given the values of the higher bits of the cosine and sine weights. Depending on them, the operating modes of the registers 3-6 are set. Potential 1 sets the register for entering the number by parallel inputs, and potential O sets the shift mode for its clock input to a clock pulse. Suppose that the cosine bit value is 1 and sinus value is O. In this case, potential 1 on the bus 28, sets the mode to register in registers 3 and 5, and the potential O on bus 29 sets the change to registers 4 and. At the same time, depending on the potentials on the buses 28 and 29, a signal is detected at the output 27 of the control unit, which closes the switches 12 and 13 to the first inputs with the value O, and the second inputs with the value 1. In this example, the potential of the bus 27 will be O, since the sinus bit (bus 29) is in the zero state, it blocks the 33 N element, for which bus 27 is the output. Thus, the switches 12 and 13 e. Close the outputs of the registers 3 and 5, set in the recording mode, with the first inputs of the adders 1 and 2, respectively. After the clock pulse travels through buses 23 and 22, registers 3 and 5 record the numbers from the outputs of adders 1 and 2, which are equal to the input operands RgO, and. respectively, since on the first clock the zeros from registers 3 and 5 are added to them. In registers 4 and 6, the content is shifted by a bit to the right, remaining equal to O.

Если бы косинусные и синусные раз р дн прин ли противоположные значени  (т.е. на шину 28 вышел бы потенциал О, на шину 29 - потенциал 1 то режимы работы регистров 3j 5 и 4, 6 помен лись бы: регистры 3 и 5 сдвинули бы содержимые нули вправо на один разр д, не Изменив фактического состо ни , а в регистр 4 и 6 занеслись бы входные операнды; В дальней:шем процесс протекает именно таким образом с той лишь разницей, что за писываюадий регистр добавл ет к накопленной в нем и разделенной на два с помощью коммутатора сумме.входной опранд , а регистр осуществл ет деление на два своей накопленной суммы путем If the cosine and sine times p dn took opposite values (i.e., potential O went to bus 28, potential 1 went to bus 29, then the operation modes of registers 3j 5 and 4, 6 would change: registers 3 and 5 would shift content zeros to the right for one bit without changing the actual state, and input operands would be entered into register 4 and 6. In the far: this process proceeds in this way with the only difference that the register adds to the accumulated and divided into two with the help of the switch amount. input memory, and the register is implemented ie halving its accumulated amount by

внутреннего сдвига на разр д вправо без добавлени  входного операнда.internal shift by bit to the right without adding an input operand.

Еслипотенциалы на шинах 2В и 29 одновременно равны О, то все регистры 3-6 выполн ют сдвиг ранее записанных чисел с по влением очередного тактового импульса.If the potentials on buses 2B and 29 are simultaneously equal to O, then all registers 3-6 shift the previously recorded numbers with the appearance of the next clock pulse.

Во всех трех рассмотренных случа хт .е. при соотношении потенциалов на шинах 28 и 29 1:0, 0:1 и 0:0 все четыре регистра 3-6 срабатывают одновременно, а это значит, что одновременно , в этих-случа х вычисл ютс  все четыре частичные произведени , и командный такт равен одному фактическому такту серии импульсов по шине 43 Это  сно из рассмотрени  работы блока управлени .In all three cases considered xt. when the ratio of potentials on tires 28 and 29 is 1: 0, 0: 1 and 0: 0, all four registers 3-6 work simultaneously, which means that at the same time, in these cases all four partial products are calculated, and the command clock is equal to one actual cycle of a pulse train on bus 43 This is clear from an examination of the operation of the control unit.

Элемент 32 И во всех трех упом нутых случа х заперт входными нул ми , и поэтому вырабатывает потенциал О на шину 41, подключенную к обоим установочным входам R и S потенциального tpHrrepa 40. Следствием этого  вл етс  перекос триггера40: оба его плеча вырабатывают потенциалы 1 на шины 42 и 44. Потенциалы 1 разрешают одновременное прохождение через элементы .34 и 35 И тактового импульса с шины 43 на шины 23 к 22, который и принимаетс  регистрами 3-6.Element 32 And in all three cases mentioned, it is locked with input zeros, and therefore it produces potential O on bus 41 connected to both installation inputs R and S of potential tpHrrepa 40. The consequence of this is a distortion of trigger 40: both its arms produce potentials 1 on tires 42 and 44. The potentials 1 permit the simultaneous passage through the elements .34 and 35 of the clock pulse from the bus 43 to the bus 23 to 22, which is received by registers 3-6.

Случай, когда синхронные разр да косинусного и синусного регистров 7 и 3 наход тс  в значении 1 оба одновременно , что .приводит к соотношению 1:1 потенциалов на шинах 28 и 29,  вл етс  особьгм и последним из числа возможных. Частота его по влени  меньше, чем любого другого из рассмотренных случаев. В этом случае все числовые регистры 3-6 наход тс  в режиме«занесени . Но поскольку на каждую пару произведений приходитс  по одному сумматору, занесение выполн етс  по очереди следук дим образом.The case where the synchronous bits of the cosine and sine registers 7 and 3 are in the value of 1 both at the same time, which leads to a 1: 1 ratio of potentials on the buses 28 and 29, is a special one and the last among the possible ones. The frequency of its occurrence is less than any other of the cases considered. In this case, all numeric registers 3-6 are in the "enrollment mode." But since there is one adder for each pair of works, the entry is performed in succession in the following way.

При по влении потенциалов 1 на шинах 28 и 29 элемент 32 И пропускает потенциал 1 на шину.41, в резу/1ьтате перекос снимаетс , и триггер4б устанавливаетс  в единичное состо ние по счетному входу Т. В результате командный такт процесса вычислений занимает два импульсных такта . При единичном состо нии триггера 40 на шину 44 проходит потенциал 1. Он разрешает прохождение тактового импульса через элемент 34 на шину 23 и одновременно, будучи пропущенным элементом 33 И на шину 27, за1уыкает коммутаторы 12 и 13 на вторые входы, т.е. подключает первые входысумматоров 1 и 2 к выходам регистров 4 и 6, при этом элемент 35 Л заперт.When potentials 1 appear on tires 28 and 29, element 32 also passes potential 1 to bus 41, during the cut / 1th day the bias is removed and the trigger 4b is set to one state at the counting input T. As a result, the command tact of the calculation process takes two pulse cycles . In the case of a single state of flip-flop 40, potential 1 passes through bus 44. It permits the passage of a clock pulse through element 34 to bus 23 and at the same time being passed by element 33 and bus 27, switches switches 12 and 13 to second inputs, i.e. connects the first inputs of the summers 1 and 2 to the outputs of registers 4 and 6, while the element 35 L is locked.

Таким образом, в первом такте сработают лишь два регистра 4 и 6, записав новые результаты с выходов сумматоров . Задним фронтом первого тактового импульса триггер 40 переключаетс  в нулевое состо ние, эапиракицее элемент34 И и отпирающее элемент 35 И. Потенциал О шины 44 приводит к обнулению шины 27, в результате коммутаторы 12 и 13 подключают к первым входам- сумматоров 1 и 2 выходы регистров 3 и 5 соответственно . Импульс, пропущенный на шину 22, записывает новый результат в регистры 3 и 5. Этот же импульс, оканчива  командный такт, производит сдвиг коэффициентов и в регистрах 7 и 8, мен   состо ние шин 28 и 29, и увеличивает на единицу код счетчика 36.Thus, in the first cycle, only two registers 4 and 6 will work, recording new results from the outputs of the adders. With the falling edge of the first clock pulse, the trigger 40 switches to the zero state, the EAPIRECIAL element 34 AND and the unlocking element 35 I. The potential O of tire 44 causes the bus 27 to zero, as a result, switches 12 and 13 are connected to the first inputs of adders 1 and 2, outputs of registers 3 and 5 respectively. A pulse transmitted to bus 22 records a new result in registers 3 and 5. This same pulse, having completed the command cycle, also shifts the coefficients in registers 7 and 8, changes the state of tires 28 and 29, and increments the counter code 36 by one.

По окончании п командных тактов в регистрах 3-6 формируютс  результаты умножени , идентичные произведени м п разр дных .чисел, округленным до п старших разр дов, и поэтому разр дность всех операционных узлов в устройстве не превышает п.At the end of the n command cycles in registers 3-6, the results of multiplication are generated, identical to the products of the n bits, rounded to n high bits, and therefore the size of all operational nodes in the device does not exceed n.

В течение п тактов умножени  все разр ды регистров 7 и 8 по мере выталкивани  из них кодов косинуса и синуса заполн ютс  сигналами 1, подаваемыми на последовательный вход по шине 45. Поэтому начина  с (п-«-1)го командного тахта на шинах 26 и 29 посто нно существуют потенциалы 1, задава  регистрам З-б режим занесени .During the multiply clock cycles, all bits of registers 7 and 8, as the cosine and sine codes are ejected from them, are filled with signals 1 supplied to the serial input through bus 45. Therefore, starting with (n - "- 1) go command bus at 26 and 29 constantly exist potentials 1, setting the registers to the BB register mode.

На (n+t)-oM KOMaifflHOM такте ПЗУ выработает: на выходе 37 потенциал О, задающий сумматорам 1 и 2 режим суммировани , на вйходе 25 - потенциал О, задающий коммутаторам 12 иOn the (n + t) -oM KOMaifflHOM cycle, the ROM will work out: at output 37, the potential O specifying the summers 1 and 2 a summation mode, on input 25 the potential O specifying the switches 12 and

13режим пропускани  чисел с входа на выход без сдвига, на выходе 26 - потенциал 1, замыкающий коммутатог л13 mode of passing numbers from the input to the output without shifting, at the output 26 - the potential 1, the closing commutator l

14и 15 на вторые входы) на выходе 38 - потенциал О, запирающий элемент И и устанавливающий таким образом триггер 40 в состо ние перекоса независимо от потенциалов на шинах 28-и 29) на выходе 39 - потенциал О, обнул ющий шину 27 и замакающий ко1«1утаторы 12 и 13 на первые входы независимо от потенциалов на шинах 28 и 29. В результате командный такт.соответствует одному импульсному такту,.импульс шины 43 проходит одновременно на шины 23 и 22 и в регистры З-б записываютс  суммы в соответствии с выражени ми (4) и (5),причем сумма (4) записываетс  одновременно в регистры 3 и 4, а разность (5) - в регистры 5 и 7.14 and 15 to the second inputs) at output 38 — potential O, the locking element AND, and thus setting the flip-flop 40 to skew, regardless of the potentials on buses 28 and 29) at output 39 — potential O, tamping the tire 27 and soaking wheel "1 watches 12 and 13 to the first inputs regardless of the potentials on buses 28 and 29. As a result, the command clock corresponds to one pulse cycle, the bus 43 pulse travels simultaneously to the buses 23 and 22, and the registers 3-b write the amounts in accordance with the expression mi (4) and (5), and the sum (4) is recorded simultaneously in re gistra 3 and 4, and the difference (5) - in registers 5 and 7.

Следующий (п-«-2)-ой такт  вл етс  последним командным тактом и длитс  два имгтульсных такта. ПЗУ 37 при этом вырабатывает: на выходе 37 - потенциалThe next (n - ' 2) -th clock is the last command clock and lasts for two pulses. ROM 37 at the same time produces: output 37 - potential

вследствие чего режим сумматоров 1 и 2 зависит от состо ни  iTpHrrepa 40; на вмходе 25 - потенциотмен ющий сдвиг чисел приas a result, the mode of adders 1 and 2 depends on the state of iTpHrrepa 40; at input 25 - a potentious shift of numbers at

.ал.al

пропускании их коммутаторами 12 и 13(, на выходе 26 - потенциал О, замлкающий коммутаторы 14 и 15 на первые входы (шины) 16 и 17; на выходе 38 потенциал 1, разрешающий работу элемента 32 И на выходе 39 - потенциал 1, отпирающий элемент 33 И. В .указанном (п+2)-ом командном такте на входы 16 и 17 устррйства вызываетс  из пам ти операнд 0(1), причем на вход 16 подаетс  его часть RgOj (1), а на вход 17 - часть 1,„(Т(1) Работа устройства в этом командном такте аналогична случаю выполнени  поразр дного умножени  при единичном состо нии обоих синхронных разр дов весового коэффициента с тем различием , что в первом импульсном такте сум1маторы 1 и 2 выполн ют вычитание с занесением в регистры 4 и б величины (2), а во втором импульсном такте сумматоры 1 и 2 суьфшруют слагаемое в выражении (1) и результат заноситс  в регистры 3 и 5,- Режим работы сумматоров 1 и 2 определ етс  потенциалом на шине 44, который равен 1 в первом иишульсном такте (режим вычитани ) и 0 во втором импульсном такте (сложение).by passing them by switches 12 and 13 (, at output 26, there is a potential O, which switches switches 14 and 15 to the first inputs (buses) 16 and 17; at output 38, potential 1, allowing element 32 to operate; and output 39, potential 1, an unlocking element 33 I. The indicated (p + 2) command cycle to inputs 16 and 17 of the device calls operand 0 (1) from the memory, and its part RgOj (1) is fed to input 16, and part 1 to input 17 , "(T (1) The operation of the device in this command cycle is similar to the case of performing bitwise multiplication with a single state of both synchronous bits of the weight coefficient The difference is that in the first pulse cycle, totalizers 1 and 2 perform subtraction with registering 4 and b values (2), and in the second pulse cycle, adders 1 and 2 route the term in expression (1) and the result is entered into registers 3 and 5, - The operation mode of adders 1 and 2 is determined by the potential on bus 44, which is equal to 1 in the first pulse cycle (subtraction mode) and 0 in the second pulse cycle (addition).

В итоге в регистрах 3 и 5 образуютс  соответственно RgOij (I) и (1), а в регистрах 4 и б образуютс  соответственно (l) и (J этом обработка текущей пары операндов заканчиваетс ,, и устройство переходит к обработке новой пары, начина  описанный цикл сначала.As a result, RgOij (I) and (1) are formed in registers 3 and 5, respectively, and (l) and (J) are formed in registers 4 and B, respectively (J this processing of the current pair of operands ends, and the device proceeds to the processing of a new pair, beginning described cycle first.

Предлагаемое устройство по сравнению с известным имеет более простую конструкцию за счет меньшего числа регистров и сумматоров.The proposed device in comparison with the known has a simpler design due to the smaller number of registers and adders.

Claims (2)

’ 1. УСТРОЙСТВО ДЛЯ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее регистры синусного и косинусного весовых коэффициентов, параллельные входы которых являются входами коэффициентов устройства, четыре регистра, три коммутатора, два сумматора и блок управления, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит четвертый коммутатор, причем входы действительной и мнимой· частей отсчета входного сигнала устройства подключены к первым ’ информационным входам первого й второго коммутаторов, выход первого сумматора подключен к информационным входам первого и второго регистров, выход второго сумматора подключен к информационным входам третьего и четвертого регистров, выходы первого и второго регистров, являющиеся выходами действительной и мнимой частей первого результата устройства, под- . ключены к информационным входам третьего коммутатора, выход которого подключен ко второму информационному входу первого сумматора, выходы третьего и четвертого регистров, являющиеся выходами действительной и мнимой частей второго результата . устройства, подключены к информационным входам четвертого коммутатора, . выход которого подключен ко второму информационному входу второго-сумма тора, выход второго регистра подключен ко второму информационному входу второго коммутатора, причем знаковый выход второго регистра соединен с инвертирующим разрядным входом второго коммутатора, выход четвертого регистра подключен ко второму информационному входу первого коммутатора, последовательные входы регистров синусного и косинусного весовых коэффициентов подключены к источнику единичного сигнала; последовательный выход регистра косинусного весового коэффициента подключен к управляющим входам первого и третьего регистров и к первому входу блока управления, ;последовательный выход регистра сину-4 сного весового коэффициента подклю-. чен к управляющим входам второго и четвертого регистров и ко второму входу блока управления, первый выход блока управления подключен к тактовым входам первого и третьего регистров и к тактовым входам регистров синусного и косинусного весовых коэффициентов, второй выход блока управления подключен к тактовым ‘входам второго и четвертого регистров, третий выход блока управления подключен к управляющим входам (первого и второго сумматоров, четвертый выход блока управления подключен к управляющим входам сдвига третьего и четвертого коммутаторов, пятый выходблока управ-; ления подключен к управляющим входам первого и второго коммутаторов, шестой выход блока управления подключен к переключающим входам третьего и четвертого коммутаторов.'1. DEVICE FOR FAST FOURIER CONVERSION, containing sine and cosine weighting registers, the parallel inputs of which are the inputs of the device coefficients, four registers, three switches, two adders and a control unit, as follows that, in order to simplify the device, it contains the fourth switch, and the inputs of the real and imaginary parts of the input signal of the device are connected to the first 'information inputs of the first and second switches, the output of the first adder is connected n to the information inputs of the first and second registers, the output of the second adder is connected to the information inputs of the third and fourth registers, the outputs of the first and second registers, which are outputs of the real and imaginary parts of the first result of the device, sub-. the outputs of the third and fourth registers, which are outputs of the real and imaginary parts of the second result, are connected to the information inputs of the third switch, the output of which is connected to the second information input of the first adder. devices connected to the information inputs of the fourth switch,. the output of which is connected to the second information input of the second one is the sum of the torus, the output of the second register is connected to the second information input of the second switch, with the sign output of the second register connected to the inverting bit input of the second switch, the output of the fourth register connected to the second information input of the first switch, serial inputs of the registers sine and cosine weights are connected to a single signal source; the serial output of the register of the cosine weight coefficient is connected to the control inputs of the first and third registers and to the first input of the control unit,; the serial output of the register of the blue-weighted coefficient is connected. to the control inputs of the second and fourth registers and to the second input of the control unit, the first output of the control unit is connected to the clock inputs of the first and third registers and to the clock inputs of the sine and cosine weight coefficients, the second output of the control unit is connected to the clock inputs of the second and fourth registers, the third output of the control unit is connected to the control inputs (of the first and second adders, the fourth output of the control unit is connected to the control inputs of the shift of the third and fourth comm tators, the fifth output of the control unit is connected to the control inputs of the first and second switches, the sixth output of the control unit is connected to the switching inputs of the third and fourth switches. 2; Устройство по п.1, отлича ю щ е е с я тем, что блок управления состоит из триггера, счетчика, блока постоянной памяти и пяти элементов И, причем синхронизирующий вход триггера является тактовым входом устройства и подключен к первым входам перво2; The device according to claim 1, characterized in that the control unit consists of a trigger, a counter, a read-only memory block and five AND elements, the trigger input being a clock input of the device and connected to the first inputs of the device SU „.,1018123 го и второго элементов И, инверсный и прямой выхода триггера подключены ко вторым входам первого и второго элементов И, выход первого элемента И подключен ко входу счетчика, выход счетчика подключен к адресному входу блока постоянной памяти, первый, второй и третий выхода блока постоянной памяти подключены к первым входам третьего, четвертого и пятого элементов И соответственно, вторые входы третьего и четвертого элементов И подключены к прямому выходу триггера, третий вход четвертого элемента И «Соединен со вторым входом пятого эле мента И, выход которого подключен к инверсному единичному, к инверсному прямому'и к счетному входу триггера, третий и второй входы пятого элемента И являются первым и вторым входами блока управления, выходы первого, вто- ·’ рого и третьего элементов и являются соответственно первым, вторым и третьим выходами блока управления, четвертый и пятый выходы блока постоянной памяти являются четвертым и пятым выходами блока управления, выход четвертого элемента И является шестым выходом блока управления.SU „., 1018123 of the second and second AND elements, the inverse and direct trigger outputs are connected to the second inputs of the first and second AND elements, the output of the first AND element is connected to the counter input, the counter output is connected to the address input of the read-only memory, the first, second and third the outputs of the read-only memory block are connected to the first inputs of the third, fourth and fifth elements AND, respectively, the second inputs of the third and fourth elements And are connected to the direct output of the trigger, the third input of the fourth element And "Connected to the second input of the fifth element And, the output of which is connected to the inverse unit, to the inverse direct and to the counting input of the trigger, the third and second inputs of the fifth element And are the first and second inputs of the control unit, the outputs of the first, second · and second and third elements are respectively the first, second and third outputs of the control unit, the fourth and fifth outputs of the read-only memory block are the fourth and fifth outputs of the control unit, the output of the fourth AND element is the sixth output of the control unit.
SU813337100A 1981-07-07 1981-07-07 Fast fourier transform device SU1018123A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813337100A SU1018123A1 (en) 1981-07-07 1981-07-07 Fast fourier transform device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813337100A SU1018123A1 (en) 1981-07-07 1981-07-07 Fast fourier transform device

Publications (1)

Publication Number Publication Date
SU1018123A1 true SU1018123A1 (en) 1983-05-15

Family

ID=20976445

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813337100A SU1018123A1 (en) 1981-07-07 1981-07-07 Fast fourier transform device

Country Status (1)

Country Link
SU (1) SU1018123A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторско свидетельство СССР 736113, кл. G 06 F 15/332, 22.11.77. 2. Авторское свидетельство СССР № 467356, кл. G 06 F 15/332, 25.03.74. *

Similar Documents

Publication Publication Date Title
GB1330700A (en) Real time fast fourier transform processor with sequential access memory
SU1018123A1 (en) Fast fourier transform device
SU1756887A1 (en) Device for integer division in modulo notation
SU1640709A1 (en) Device for fast fourier transforms
SU1605254A1 (en) Device for performing fast walsh-adamar transform
RU1795456C (en) Device for division of numbers
SU1649537A1 (en) Multiplier
SU942037A1 (en) Correlation meter of probability type
SU1728861A1 (en) Device for performing vector and scalar operations on real numbers
SU480079A1 (en) Device for implementing fast Fourier transform algorithm
SU669353A1 (en) Arithmetic device
SU744590A1 (en) Digital function generator
SU1411775A1 (en) Device for computing functions
SU1164696A1 (en) Computing device
SU235397A1 (en) DEVICE FOR FISSION
SU1211752A1 (en) Multichannel device for fast fourier transform with pipeline processing of operators
SU1024914A1 (en) Device for computing simple functions
SU1282156A1 (en) Device for calculating fourier coefficient
SU1686437A1 (en) Conveying device for calculating sums of products
SU1718215A1 (en) Device to perform vector-scalar operations over real numbers
SU1233166A1 (en) Device for implementing fast fourier transform
SU579615A1 (en) Multiplier
SU1317434A1 (en) Device for calculating value of square root of number in modular number system
SU1569823A1 (en) Multiplying device
SU1107131A1 (en) Function generator