SU1016782A1 - Multi-program control device - Google Patents
Multi-program control device Download PDFInfo
- Publication number
- SU1016782A1 SU1016782A1 SU813363500A SU3363500A SU1016782A1 SU 1016782 A1 SU1016782 A1 SU 1016782A1 SU 813363500 A SU813363500 A SU 813363500A SU 3363500 A SU3363500 A SU 3363500A SU 1016782 A1 SU1016782 A1 SU 1016782A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- group
- output
- elements
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
1. МИКРОПРСЯРАЬИНОЕ УСТРОЙСТЮ УПРАВЛЕНИЯ, содержащее первый и второй блоки пам ти микрокоманд, первый триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд, регистр адреса, блок формировани адреса, причем выходы регистра адреса микрокоманд соединены с адресными входами первого блока пам ти микрокоманд, группа адресных выходов регистра микрокоманд соединена с входами первой группы входов блока формировани адреса, перва группа информационных входов устройства соединена с второй группой входов.блока формировани адреса, отличающ е ее тем, что,, с целью повышени быстродействи и отказоустойчивости устройства, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок пам ти микрокоманд, блок пам ти адресов эталонов, блок анализа , четвертый, п тый, шестой, седьмой , восьмой, дев тый, дес тый, одиннадцатой, двенадцатый и тринадцатый элементы И, четвёртый, п тый, шестой, седьмой и восьмой эл ленты ИЛИ, дешифратор, первый и второй элементы задержки, первый и второй регистры, перва , втора и треть .группа элементов ИЛИ, перва , втора , треть и четверта группа элементов И, первый и второй сумматоры по модулю два и коммутатор, причшл втора группа информационных входов устройства соединена с первыми входами элементов И первой группы, выходы КОТО1ЯШ соединены с первыми -входами элементов ИЛИ первой группы, выходы последних соеда нены с входами регистра адреса, .вы-, ходы регистра адреса соединены с адресньми входами блока пгш ти адресов эталонов и второго блока пам S ти микрокоманд, выход которого соединен с информационным входом первого регистра, первый управл ющий вход устройства соединен с вторыми входами элементов И первой группы , с первыми входами первого, второго и третьего эл1ементов ИЛИ, с ус тановочными входами регистра микрокоманд и первого триггера, нулевой выход которого соединен с установочн1Л4 входом первого регистpai и первым управл ющим входом коммутатора, выход первого элемента И соединен с входом записи .блока пам ти адресов эталонов, с входом записи третьего блока пам ти микрокоманд, с входом третьего элемента ИЛИ, с входом первого элемента задержки, выход третьего элемента ИЛИ соединен с установочными входам второго и тре .тьего триггеров нулевой выход которого соеда нен с первым входсж второго элемента И, выхода первого регистра соединены с входгши четвертого элемента ИЛИ второй группы, выходы которых соединены с информационными входами регистра микро- . команд, выход четвертого элемента ИЛИ соединен с первым входом третьего элемента И, выход которого1. MICROPORTIONAL CONTROL DEVICE containing the first and second microcommand memory blocks, the first trigger, the first, second and third elements AND, the first, second and third elements OR, the microinstructions register, the address register, the address generation unit, and the outputs of the microinstructions address register are connected with the address inputs of the first microcommand memory block, the group of address outputs of the microinstructions register is connected to the inputs of the first group of inputs of the address generation unit, the first group of information inputs of the device is connected to the second the group of inputs of the address generation unit, distinguished by the fact that, in order to improve the speed and fault tolerance of the device, the first and second counters, the second, third and fourth triggers, the third microcommand memory block, the address memory module, the analysis block are introduced , fourth, fifth, sixth, seventh, eighth, ninth, tenth, eleventh, twelfth and thirteenth elements AND, fourth, fifth, sixth, seventh and eighth e-tapes OR, decoder, first and second delay elements, first and second registers, first, second third group of elements OR, first, second, third and fourth group of elements AND, first and second modulo-two adders and switch, second group of information inputs of the device connected to the first inputs of elements AND of the first group, outputs KOTO1YASH connected to the first inputs of elements OR of the first group, the outputs of the latter are connected to the inputs of the address register,. You-, the moves of the address register are connected to the address inputs of the unit of addresses of standards and the second memory block S of these microinstructions, the output of which is connected to information the input of the first register, the first control input of the device is connected to the second inputs of the AND elements of the first group, to the first inputs of the first, second and third OR elements, to the set inputs of the microinstruction register and the first trigger, the zero output of which is connected to the first register and the first control input of the switch, the output of the first element I is connected to the input of the recording of the memory of the addresses of the standards, with the input of the third block of memory of microcommands, with the input of the third element OR, with the input The first delay element, the output of the third element OR is connected to the installation inputs of the second and three triggers, the zero output of which is connected to the first input of the second element AND, the output of the first register is connected to the input of the fourth element OR of the second group, the outputs of which are connected to the information inputs of the micro -. commands, the output of the fourth element OR is connected to the first input of the third element AND, the output of which
Description
соединен с единичным входом второго триггера, единичный выход которого соединен с вторым управл ю1ЦИМ входом коммутатора, с инверсным входом четвертого и первым входом п того элементов И, выходы четвертого и п того элементов И соединены соответственно с управл ющим входом блока формировани адреса и с единичным входом четвертого триггера, единичный выход которого соединен с первым входом первого элемента И, информационные выходы блока пам ти адресов эталонов соединены с информационными входами второго регистра, информационные выходы которого соединены с информационными входами п того элемента ИЛИ и с входами элементов И второй группы, выход п того элемента ИЛИ соединен с первым входом шестого , инверсными входами седьмого, восьмого, первым инверсным входом дев того элементов И и вторыми входами элементов И второй группы, выходы элементов И второй группы сединены с первыми входами элементо ИЛИ третьей, группы, выходы которых соединены с группой адресных входов третьего блока пам ти микрокоманд , единичный выход первого триггера соединен с входом считывани второго блока пам ти микрокоманд и первым входом шестого элемента ИЛИ, выход которого соединен со счетным входом первого счетчика, а информационньае выходы первого сч чика соединены с входами блока анализа , первый выход блока анализа соединен с первым входом дес того и инверсным входом одиннадцатого , элементов И, выход которого соединен с входом четвертого элемента И и управл кндими входами элементов И третьей группы, второй выход блока анализа соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с инверсными входами двенадцатого и тринадцатого элементов И и вл етс управл ющим выходом устройства, установочный первый и второй тактовые вхоДы устройства соединены соответственно с установленным входом второго счетчика , с входами двенадцатого и тринадцатого элементов И, выход двенадцатого элемента И соединен с вторыми входами первого, второго и третьего элементов И, выход дес того элемента И соединен с первы информационным входом коммутатора с единичным входом третьего триггера , выход тринадцатого элемента И соединен с вторым информационным входом KOivwyTaTOpa, с первыми входами восьмого и дев того элементов выход которого соединен с входом одинадцатого элемента И, с втор входом п того элемента И и вторымconnected to the single input of the second flip-flop, whose single output is connected to the second control of the switch, to the inverse of the fourth and first inputs of the five And elements, the outputs of the fourth and fifth And elements are connected respectively to the control input of the address generation unit and to the single input the fourth trigger, the unit output of which is connected to the first input of the first element I, the information outputs of the memory of the addresses of the standards are connected to the information inputs of the second register; the moves of which are connected to the information inputs of the fifth OR element and the inputs of the AND elements of the second group, the output of the fifth OR element is connected to the first input of the sixth, inverse inputs of the seventh, eighth, first inverse input of the ninth AND elements, and second inputs of the AND elements of the second group, the outputs of the elements of the second group are connected to the first inputs of the elements OR the third, groups whose outputs are connected to the group of address inputs of the third microcommand memory block, the single output of the first trigger is connected to the read input in of the microinstructions memory block and the first input of the sixth OR element, the output of which is connected to the counting input of the first counter, and the information outputs of the first counter are connected to the inputs of the analysis unit, the first output of the analysis unit is connected to the first input of the tenth and inverse eleventh input, AND elements whose output is connected to the input of the fourth element AND and the control inputs of elements AND of the third group, the second output of the analysis unit is connected to the first input of the seventh element OR, the output of which is connected to inverse inputs and the twelfth and thirteenth elements And and is the control output of the device, the installation of the first and second clock inputs of the device are connected respectively to the installed input of the second counter, to the inputs of the twelfth and thirteenth elements And, the output of the twelfth element And connected to the second inputs of the first, second and third elements And, the output of the tenth element And is connected to the first information input of the switch with a single input of the third trigger, the output of the thirteenth element And is connected to the second information input one KOivwyTaTOpa, with the first inputs of the eighth and ninth elements, the output of which is connected to the input of the eleventh element And, with the second input of the fifth element And and the second
входом первого элемента ИЛИ, выход которого соединен с входом обнулени первого счетчика, выход первого элемента задержки соединен с входом обнулени четвертого триггера и со счетным входом второго счетчика, информационный выход которого соединен с входами элементов И четвертой группы, с информационными входами блока пам ти адресов эталонов и с входами дешифратора, выход которого соединен с вторым входом седьмого элемента ИЛИ, выход шестого элемента И соединен с входом чтени третьего блока пам ти микрокоманд, через второй элемент задержки - с вторым входом второго элемента ИЛИ, с инверсными входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов ИЛИ третьей группы , информационные выходы, первого и третьего блоков пам ти микрокоманд соединены соответственно с вторыми и третьими входами элементов ИЛИ втрой группы, выход второго.элемента И соединен с входом седьмого элемента И и с инверсным входом шестого элемента И, выход седьмого элемента И соединен с входом чтени первого блока пам ти микрокоманд, с вторым входом шестого элемента ИЛИ, и с .входом чтени блока пам ти адресов эталонов, выходы микроопераций регистра микрокоманд соединены с вторыми входами элементов И третьей группы, выходы которых образуют группы выходов микроопераций устройства, выходы контрольного разр да, адресные выходы и выходы микроопераций регистра микрокоманд соединены с группой информационных входов третьего блока пам ти , с группой входов первого сумматора по модулю два, инверсный выход которого соединен с первьпл входом восьмого элемента ИЛИ, выходы регистра адреса соединены с входами второго сумматора по модулю два, инверсный выход которого соединен с вторым входом восьмого элемента ИЛИ, выход контрольного разр да регистра микрокоманд соединен с информационным входом второго сумматора по модулю два, выход восьмого элемента ИЛИ соединен с вторым инверсным входом дев того элемента И и с вторым входом восьмого элемента И, выход которого соединен с вторым входом дес того элемента И, группа адресных выходов блока формировани адреса соединена с вторыми входами элементов ИЛИ первой группы.the input of the first OR element, the output of which is connected to the zeroing input of the first counter, the output of the first delay element is connected to the zeroing input of the fourth trigger and with the counting input of the second counter, the information output of which is connected to the inputs of the fourth group And elements, with information inputs of the memory of the addresses of the standards and with the inputs of the decoder, the output of which is connected to the second input of the seventh element OR, the output of the sixth element AND is connected to the reading input of the third memory block of microinstruction, through the second element Supports - with the second input of the second element OR, with the inverse inputs of the elements AND of the fourth group, the outputs of which are connected to the second inputs of the OR elements of the third group, information outputs of the first and third microcommand memory blocks are connected respectively to the second and third inputs of the OR elements of the third group, the output of the second element And is connected to the input of the seventh element And with the inverse input of the sixth element And, the output of the seventh element And is connected to the input input of the first memory block of microinstructions, with the second input of the sixth element enta OR, and with the input of the memory of the addresses of the standards, the outputs of microoperations of the register of microcommands are connected to the second inputs of the AND elements of the third group, the outputs of which form groups of the device microoperations outputs, the outputs of the control bit, the address outputs and outputs of microoperations of the register of microinstructions are connected to the group information inputs of the third memory block, with a group of inputs of the first modulo two adder, the inverse output of which is connected to the first input of the eighth element OR, the outputs of the address register are connected s with the inputs of the second modulo two, the inverse output of which is connected to the second input of the eighth element OR, the check digit output of the micro-command register is connected to the information input of the second modulo-two adder, the output of the eighth element OR is connected to the second inverse of the ninth element And with the second input of the eighth element I, the output of which is connected to the second input of the tenth element of the AND, the group of address outputs of the address generation unit is connected to the second inputs of the elements OR of the first group.
2. устройство по п. 1, отличающеес тем, что блок анализа содержит первый и второй элементы И и элемент ИЛИ, причем первый , второй, третий и четвёртый входы группы входов блока соединены соответственно с первым, втор1Ш и третьим входами первого элемента И и с первым входом элемента ИЛИ, выход которого вл етс первым выходом блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами второго элемента И, выход которого вл етс вторым выходом блока.2. The device according to claim 1, characterized in that the analysis unit comprises the first and second elements AND and the OR element, the first, second, third and fourth inputs of the group of inputs of the block are connected respectively to the first, second 1 and third inputs of the first element AND the first input element OR, the output of which is the first output of the block, the output of the first element AND is connected to the second input of the element OR, the second, third and fourth inputs of the group of inputs of the block are connected respectively to the first, second and third inputs of the second element AND Is the second output of the block.
3. Устройство по п. 1, отличающеес тем, что блок формировани адреса содержит первую вторую и третью группы элементов И и группу сумматоров по модулю два, причемуправл кмций вход блока соеди .. нен с первыми входами элементов И первой и второй групп, выходы которых образуют соответственно группы3. The device according to claim 1, characterized in that the block forming the address contains the first second and third groups of elements And and the group of adders modulo two, and the directions of the input of the block of the connection block are not the first inputs of the elements And of the first and second groups, the outputs of which form respectively groups
немодифицируемых и модифициру 1ых частей адресных выходойв блока, группа немода1фицированных разр дов первой группы входов блока соединена с вторыми входами соответствующих элементов И первой группы, группа модифицированных разр дов первой группы входов блока соединена с первыми входами соответствующих сумматоров по модулю два, выходы которых соединены с вторыми входами соответствующих элементов И второй группы, входы кода провер емого логического услови первой группы входов блока соединены .с первьши входами соответствующих элементов И третьей группы, Ш:1ходы которых соединены с вторыми входами соответствующих сумматоров по модулю два группы, втора группа входов блока соединена с вторыми входами соответствуюп№1Х элементов И третьей группы.unmodifiable and modifying the 1st parts of the address outputs of the block, the group of unmodified bits of the first group of block inputs is connected to the second inputs of the corresponding elements AND of the first group, the group of modified bits of the first group of block inputs is connected to the first inputs of the corresponding modulators two, the outputs of which are connected to the second the inputs of the corresponding elements AND of the second group, the inputs of the code of the checked logical condition of the first group of inputs of the block are connected. With the first inputs of the corresponding el elements of the third group, W: 1 inputs of which are connected to the second inputs of the corresponding modulators two groups, the second group of inputs of the block is connected to the second inputs of the corresponding No. 1X elements AND the third group.
Изобретение относитс к автоматике и вычислительной технике и может быть использовано при проект ровании устройств управлени цифровых систем. Известно микропрограммное устройство управлени с восстановлением функционировани при сбо х, содержащее блок регистров, блок па м ти микрокоманд и регистр микроко манды С ЗНедостатком известного устройст вл етс низка отказоустойчивость обусловленна невозможностью автоматического восстановлени работоспособности при устойчивых отказах чеек блока пам ти микрокоманд. Известно также микропрограммное устройствр управлени с водстановлением при сбо х, содержащее блок регистров,блок пам ти микрокоманд и регистр микрокоманды {2. Недостатком этого устройства в л етс низка отказоустойчивость, обусловленна отсутствием автомати ческого восёт анов ейи работоспо собности при устойчивых отказах. Наиболее бтшзким по техническо сущности и достигаемому положитель ному эффекту к предлагаемому вл етс микропрограммное устройство управлени , содержащее первый и вт рой блоки пам ти микрокоманд, первый триггер, три элемента И, три элемента ИЛИ, регистр микрокоманд, регистр адреса, блок формировани адреса, причем выходы регистра адресасоединены с адресными входами первого блока пам ти микрокомандг выходы первой группы выходов регистра микрокоманд соединёЕШ с входами первой группы входов блока формировани адреса, входы второй группы входов -которого соединены с входами первой группы входов устройства . В данвс 4 устройстве микропрограмкы , записанные в первом блоке пам ти, разбиты на сепленты. После выполнени каждого сегмента ымкропрогра11Ф1ы ос чаёствл етс его обновление восстановление путем перезаписи эталонных значений микрокОг манд, вход ищх в данный сегмент микрокоманд первого блока пам ти микрокоманд, из соответствующих, йчеек п 1м ти микрокоманд второго блока пам ти. При зацикливании внутри сегмента, обновление его осуществл етс по истечении допустимого промежутка времени, прошедшего с момента начала выполиени микрокоманд , хран щихс в- йем ЗЦНедостатками данного устройства вл ютс низкое быстродействие и низка отказоустойчивость. Низкое быстродействие устройства обусловлено отсутствием избирательности .при обновлении информации, т.е. тем, что обновлению подвергаетс при отказе полностью весь сегмент микрокоманд, хот дл сохранени .работоспособности устройства управлени достаточно обновл ть лишь искаженные микрокоманды. Низка отказоустойчивость устройства обусловлена тем, что описанна дисциплина его функционировани не обеспечивает, полной защиты от повторного про влени случай ных сбоев в первом блоке пам ти, а возможность обнаружить ошибки в информации в момент ее считывани из первого блока пам ти и выдачи на выход отсутствует. Кроме того, при устойчивых отказах чеек перво го блока пам ти микрокоманд последующее обновление информации в нем не приводит к обходу отказавших чеек и восстановлению соответству щих микрокоманд, вследствие чего устройство становитс неработоспособным . Таким образом, отсутствие избирательности при восстановлении информации , невозможность обнаружени ошибок в информации, считываемой из первого блока пам ти микрокоман а также невозможность восстановлени информации при наличии отказав ших чеек в первом блоке пам ти снижает быстродействие и отказоустойчивость устройства. Цель изобретени . - повышение бы стродействи и отказоустойчивости микропрограммного устройства управ лени . Поставленна цель достигаетс тем, что в микропрограммное устрой ство .управлени , содержащее первый и второй блоки пам ти микрокоманд, первый триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд , регистр адреса, блок фор мировани адреса, причем выходы регистра адреса микрокоманд соединены с адресными входами первого блока пам ти микрокоманд, группа адресных выходов регистра микрокоманд соединены с входами первой группы входов блока формировани ад реса, перва группа информационных входов устройства соединена с второй группой входов блока формировани адреса, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок пам ти микрокоманд, блок пам ти адресов эталонов, блок анализа, четвертый, п тый, шестой, седьмой, восьмой, дев тый, дес тый, одиннадцатый, две надцатый и тринадцатый элементы И, четвертый, п тый, шестой, седьмой и восьмой элементы ИЛИ, дешифратор первый и второй элементы задержки, первый и второй регистры, перва , втора и треть группа элементов ИЛИ, перва , втора , треть и четверта группа элементов И, первый и второй сумматоры -по модулю два и коммутатор, причем втора групп;, информационных входов устройства соединена с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, выходы последних соединены с входами регистра адреса, выходы регистра адреса соединены с адресными входами блока пам ти адресов эталонов и второго блока пам ти микрокоманд, выход которого соединен с информационным входом первого регистра, первый управл ющий вход устройства- соединен с вторыми входами элементов И первой группы, с первыми входами первого, второго и третьего элементов ИЛИ, с установочными входами регистра микрокоманд и первого триггера , нулевой выход которого соединен с установочным входом первого регистра и первым управл ющим входом коммутатора, выход первого элемента И соединен с входом записи блока пам ти адресов эталонов, с входом записи третьего блока пам ти микрокоманд, с вторым входом третьего элемента ИЛИ, с входом первого элемента задержки, выход третьего элемента ИЛИ соединен с установочными входами второго и третьего триггеров, нулевой выход которого соединен с первым входом второго элемента И, выходы первого регистра соединены с входами четвертого элемента ИЛИ второй группы , выходы которых соединены с информационными входами регистра микрокоманд , выход четвертого элемента ИЛИ соединен с первым входом третьего элемента И, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с вторым управл ющим входом коммутатора, с инверсным входом четвертого и первым входом п того элементов И выходы четвертого и п того элементов И соединены соответственно с управл ющим входом блока формировани адреса и с единичным входом четвертого триггера, единичный выход которого соединен с первым входом первого элемента И, информационные выходы блока пам ти адресов эталонов соединены с информационными входами второго регистра, информационные выходы которого соединены с информационными входами п того элемента ИЛИ и с входами элементов И второй группы, выход п того элемента ИЛИ соединен с первым входом шестого, инверсными входами седьмого, восьмого, первым инверсным входом дев того элементов Ни вторыми входами элементов И второй группы, выходы элементов И второй группы соединены с первыми входами элементов ИЛИ третьей группы , выходы которых соединены с группой адресных входов третьего блока пам ти микрокоманд, единичный выход первого триггера соединен с входом считывани второго блока пам ти микрокоманд и первым входом шестого, элемента ИЛИ, выход которого соединен со счетным входом первого счетчика, а информационные выходы первого счетчика соединены с входами блока анализа, первый выход блока анализа соединен с первым входом дес того и инверсным входом одиннадцатого элементов И, выход которого соединен с входом четвертого элемента И и управл ющими входами элементов К третьей груп пы, .второй выход блока анализа соединен с первым входом седьмого эле мента ИЛИ, выход которого соединен с инверсными входами двенадцатого и тринадцатого элементов. И и вл етс управл ющим выходом устройства , установочный первый и второй тактовые входы устройства соединены соответственно с установленным входом второго счетчика, с входами двенадцатого и тринадцатого элементов И, выход двенадцатого элемента И соединен с вторыми входами первого, второго и третьего элементов И, выход дес того элемента И соединен с первым информационным входом коммутатора и с единичным входом третьего триггера, выход тринадцатого элемента И соединен с вторым информационным входом коммутатора, с первыми входами восьмого и дев того элементов И, выход которого соединен с входом одиннадцатого элемента И, с вторым входом п того элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с входом обнулени - первого счетчика, выход первог элемента задержки соединен с входо обнулени четвертого триггера и со счетным входом второго счетчика, и формационный выход которого соедин с входами элементов И четвертой группы, с информационнЕлми .входами блока пам ти адресов эталонови с входами дешифратора, выход которог соединен с вторым входом седьмого элемента ИЛИ, выход шестого элемента И.соединен с входом чтени третьего блока пам ти микрокоманд, через второй элемент задержки - с вторым входом второго элемента ИЛИ с инверсными входами элементов И ч вертой группы, выходы которых соед нены с вторыми входами элементов И третьей группы, информационные выходы первого и третьего блоков пам ти микрокоманд соединены соответ венно с вторыми и третьими входами элементов ИЛИ второй группы, выход второго элемента И соединен с входом седьмого элемента Ни с инверс ным входом шестого элемента И, вых седьмого элемента И соединен с входом чтени первого блока пам ти микрокоманд, с вторым входом шестого элемента ИЛИ, с входом чтени блока пам ти адресов эталонов, выходы микроопераций регистра микрокоманд соединены с вторыми, входами элементов И третьей группы, выходы которых образуют группу выходов микроопераций устройства, выходы контрольного разр да, адресные выходы и выходы микроопераций регистра микрокоманд соединены с группой информационных входов третьего блока пам ти, с группой входов первого сумматора по модулю два, инверсный выход которого соединен с первым входом восьмого элемента ИЛИ, выходы регистра адреса соединены с входами второго сумматора по модулю два, инверсный выход которого соединен с вторым входом восьмого элемента ИЛИ, выход контрольного 1зазр да регистра микрокоманд соединен р информационным входом второго сумматора по модулю два, выход восУьмого элемента ИЛИ соединен с вторым инверсным входом дев того элемента И и с вторым входом восьмого эле иента И, выход которого соединен с вторым входом дес того элемента И, группа адресных выходов блока формировани адреса соединена с вторыми входами элементов ИЛИ первой группы. Кроме того, блок анализа содержит первый и второй элементы И и элемент ИЛИ, причем первый, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами первого элемента И и с первым входом элемента ИЛИ, выход которого вл етс первым выходом блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, второй,. третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами второго элемента И, выход которого вл етс вторым выходом блока. Кроме того, блок формировани адреса содержит первую, вторую и третью группы элементов И и группу сумматоров по модулю два, причем управл ющий вход блока соединен с первыми входами элементов И первой и второй групп, выходы которых образуют соответственно группы немодифицируемых и модифицируемых частей адресных выходов блока, группа немодифицированных разр дов nepiвой группы входов блока соединена с вторыми входами соответствующих элементов И первой группы, группа модифицированных разр дов первой группы входов блока соединена с первыми входами соответствующих сумматоров по модулю два, выходы которых соединены с вторыми входами соответствующих элементов И второй группы, входы кода провер емого логического услови первой группы входов блока соединены с первыми входами соответствующих элементов И третьей группы, выходы которых соединены с вторыми входами соответствующих сумматоров по модулю два группы, втора группа входов блока соединен с вторыми входами соответствующих элементов И третьей группыThe invention relates to automation and computing and can be used in the design of control devices for digital systems. A firmware recovery management module is known, containing a register block, a microcode memory block, and a microcommand register. The disadvantage of the known device is low fault tolerance due to the inability of automatic recovery of microcommand memory cells. It is also known that a firmware control device with a recovery during a crash, containing a block of registers, a microcommand memory block and a microcommand register {2. The disadvantage of this device is low resiliency, due to the lack of an automatic one, and its ability to work with stable failures. The most technical and achievable positive effect to the proposed is a microprogram control device containing the first and second microcommand memory blocks, the first trigger, three elements AND, three elements OR, the register of microinstructions, the address register, the address generation unit, and register outputs are connected to address inputs of the first microcommand memory block; outputs of the first group of outputs of the microcommand register register with the inputs of the first group of inputs of the address generation unit; inputs of the second group Uppa inputs - which are connected to the inputs of the first group of inputs of the device. In danvs 4, the firmwares recorded in the first memory block are broken down into seplets. After each segment of the microprogram is completed, its update is restored by overwriting the reference values of micro commands, the input searches for this segment of micro instructions of the first memory block of microinstructions from the corresponding cells of the first microcode of the second memory block. When looping inside a segment, it is updated after the permissible period of time elapsed since the start of spraying microcommands stored in the SCW. The shortcomings of this device are low speed and low fault tolerance. The low speed of the device is due to the lack of selectivity. When updating information, i.e. the fact that the entire microcommand segment undergoes a renewal upon failure, although in order to preserve the efficiency of the control device, it is sufficient to update only the distorted microcommands. The fault tolerance of the device is low due to the fact that the described discipline of its operation does not provide complete protection against repeated manifestation of accidental failures in the first memory block, and there is no possibility to detect errors in information at the time of its reading from the first memory block and output to the output. In addition, in the case of persistent failures of the cells of the first microcommand memory block, subsequent updating of the information in it does not bypass the failed cells and restore the corresponding microcommands, as a result of which the device becomes inoperable. Thus, the lack of selectivity in the recovery of information, the impossibility of detecting errors in the information read from the first memory block of the micro-man, as well as the impossibility of recovering information in the presence of failed cells in the first memory block reduces the speed and fault tolerance of the device. The purpose of the invention. - increase in the performance and fault tolerance of the firmware control device. The goal is achieved by the fact that in a firmware control device containing the first and second microcommand memory blocks, the first trigger, the first, second and third elements are AND, the first, second and third elements are OR, the register of microcommands, the address register, addresses, where the outputs of the micro-command address register are connected to the address inputs of the first micro-instruction memory block, the group of address outputs of the micro-register register are connected to the inputs of the first group of inputs of the address generation unit, the first information group is One device is connected to the second group of inputs of the address generation unit, the first and second counters, the second, third and fourth triggers, the third microcommand memory block, the standard address memory block, the analysis block, the fourth, fifth, sixth, seventh, eighth, are entered, the ninth, tenth, eleventh, two of the eleventh and thirteenth elements AND, the fourth, fifth, sixth, seventh and eighth elements OR, the decoder first and second delay elements, the first and second registers, the first, second and third group of elements OR, first , second, third and fourth the group of elements And, the first and second adders - by module two and the switch, the second groups ;, the information inputs of the device are connected to the first inputs of elements AND of the first group, the outputs of which are connected to the first inputs of the elements OR of the first group, the outputs of the latter are connected to the inputs of the address register , the outputs of the address register are connected to the address inputs of the memory of the addresses of the standards and the second memory block of microinstructions, the output of which is connected to the information input of the first register, the first control input of the connecting device not with the second inputs of elements AND of the first group, with the first inputs of the first, second and third elements OR, with the installation inputs of the register of microcommands and the first trigger, the zero output of which is connected to the installation input of the first register and the first control input of the switch, the output of the first element I connected with the entry of the memory of the addresses of the patterns, with the input of the third block of the memory of micro-instructions, with the second input of the third OR element, with the input of the first delay element, the output of the third OR element is connected to the With the second and third trigger inputs, the zero output of which is connected to the first input of the second element, the outputs of the first register are connected to the inputs of the fourth element OR of the second group, the outputs of which are connected to the information inputs of the register of microinstructions, the output of the fourth element OR , the output of which is connected to the single input of the second trigger, the single output of which is connected to the second control input of the switch, with the inverse input of the fourth and the first input of the fifth The elements And the outputs of the fourth and fifth elements And are connected respectively to the control input of the address generation unit and to the single input of the fourth trigger, the single output of which is connected to the first input of the first element And, the information outputs of the memory of the addresses of the standards, information outputs of which are connected to information inputs of the fifth OR element and with inputs of the AND elements of the second group, the output of the fifth OR element is connected to the first input of the sixth, inverse the seven inputs of the second group, the outputs of the elements of the second group are connected to the first inputs of the elements OR of the third group, the outputs of which are connected to the group of address inputs of the third memory block of microinstructions, the single output of the first the trigger is connected to the read input of the second memory block of microinstructions and the first input of the sixth, the OR element, the output of which is connected to the counting input of the first counter, and the information outputs of the first counter connect en with the inputs of the analysis block, the first output of the analysis block is connected to the first input of the tenth and the inverted input of the eleventh And elements, the output of which is connected to the input of the fourth And element and the control inputs of the K elements of the third group, the second output of the analysis block is connected to the first input the seventh element OR, the output of which is connected to the inverse inputs of the twelfth and thirteenth elements. And is the control output of the device, the installation first and second clock inputs of the device are connected respectively to the installed input of the second counter, to the inputs of the twelfth and thirteenth elements And, the output of the twelfth element And connected to the second inputs of the first, second and third elements And of that element I is connected to the first information input of the switch and to the single input of the third trigger, the output of the thirteenth element I is connected to the second information input of the switch, with the first inputs to the seventh and ninth And elements, the output of which is connected to the input of the eleventh And element, with the second input of the fifth And element and the second input of the first OR element, the output of which is connected to the zeroing input - the first counter, the output of the first delay element is connected to the zero input of the fourth trigger and with the counting input of the second counter, and the formation output of which is connected to the inputs of elements AND of the fourth group, with informational inputs of the memory of the addresses of the standard and the inputs of the decoder, the output of which is connected to the second input element OR, the output of the sixth element I. is connected to the read input of the third microcommand memory block, through the second delay element - to the second input of the second OR element with inverse inputs of elements And the group, whose outputs are connected to the second inputs of AND elements of the third group , the information outputs of the first and third microcommand memory blocks are connected respectively to the second and third inputs of the OR elements of the second group, the output of the second element I is connected to the input of the seventh element Ne to the inverse input of the sixth element This AND, the output of the seventh element AND is connected to the read input of the first microinstructions memory block, to the second input of the sixth OR element, to the read input of the memory of the addresses of standards, the microoperations of the register of microcommands are connected to the second, inputs of the AND elements of the third group, whose outputs form the group of outputs of the device microoperations, the outputs of the control bit, the address outputs and the outputs of the microoperations of the register of microcommands are connected to the group of information inputs of the third memory block, with the group of inputs of the first modulo adder va, the inverse output of which is connected to the first input of the eighth element OR, the outputs of the address register are connected to the inputs of the second modulo adder, the inverse output of which is connected to the second input of the eighth element OR, the control output of the microcommand register is connected to the information input of the second modulator two, the output of the eighth element OR is connected to the second inverse input of the ninth element AND, and to the second input of the eighth element And, the output of which is connected to the second input of the tenth element And, the group address s address generating unit outputs connected to second inputs of the OR elements of the first group. In addition, the analysis block contains the first and second elements AND and the OR element, the first, second, third and fourth inputs of the group of inputs of the block are connected respectively to the first, second and third inputs of the first AND element and to the first input of the OR element, the output of which is the first output of the block, the output of the first element AND is connected to the second input of the element OR, the second ,. the third and fourth inputs of the group of inputs of the block are connected respectively to the first, second and third inputs of the second element AND, the output of which is the second output of the block. In addition, the address generation unit contains the first, second and third groups of elements And and the group of modulators modulo two, and the control input of the block is connected to the first inputs of elements And of the first and second groups, the outputs of which form respectively the groups of unmodified and modified parts of the address outputs of the block , the group of unmodified bits of the nepi group of block inputs is connected to the second inputs of the corresponding elements AND of the first group, the group of modified bits of the first group of block inputs is connected to the first By the inputs of the corresponding modulators two, the outputs of which are connected to the second inputs of the corresponding elements AND of the second group, the inputs of the code of the checked logical condition of the first group of inputs of the block are connected to the first inputs of the corresponding elements AND of the third group, the outputs of which are connected to the second inputs of the corresponding modulators two groups, the second group of inputs of the block is connected to the second inputs of the corresponding elements AND the third group
Сущность изобретени состоит в повышении быстродействи микропрограммного устройства управлени за счет исключени неискаженных микрокоманд из числа обновл емых, а также в повышении его отказоустойчивости путем осуществлени контрол правильности формировани микрокоманд перед их выполнением и автоматического их .восстановлени при устойчивых отказах чеек пам ти первого блока пам ти микрокоманд.SUMMARY OF THE INVENTION The invention consists in increasing the speed of a microprogram control device by eliminating undistorted microcommands from being updated, as well as improving its fault tolerance by monitoring the correctness of the formation of microinstructions before their execution and automatically. .
На фиг. 1 представлена функциональна схема предлагаемого микропрограммного устройства управлени на фиг. 2 - функциональна схема блока анализа; на фиг. 3 - функциональна схема блока формировани адреса. FIG. 1 is a functional diagram of the proposed firmware control device in FIG. 2 - functional block diagram analysis; in fig. 3 - functional block diagram of the formation of the address.
Микропрограммное устройство управлени содержит (фиг. 1) коммутатор 1, первый триггер 2, второй блок 3 пам ти микрокоманд, первый регистр 4, четвертый элемент ИЛИ 5, третий элемент И 6, дес тый элемент И 7, второй триггер 8, второй сумматор 9 по модулю два, восьмой элемент ИЛИ 10, шестой элемент ИЛИ 11, первый элемент ИЛИ 12, первый счетчик 13, блок 14 анализа, первый сумматор 15 по модулю два, вторую группу входов 16 устройства, первый вход 17, первую группу элементов И 18, первую группу элементов ИЛИ 19, регистр 20, первый блок 21 пам ти.микрокоманд, первую группу входов 22 устройства, блок 23 формировани адреса, третью группу элементов И 24, выходы 25 микроопераций устройства, вторую группу .элементов ИЛИ 26, регистр 27 микрокоманды , четвертый элемент И 28, восьмой элемент И 29, первый элемент 30 задержки, второй вход 31 устройства, второй счетчик 32, четвертую группу элементов И 33, третью группу элементов ИЛИ .34, третий блок 35 пам ти микрокоманд, шестой элемент И 36, дес тый элемент И 37, одиннадцатый элемент И 37, третий элемент ИЛИ 39, третий триггер 40, второй элемент И 41, седьмой элемент И 42, блок 43 пам ти адресов э.талонов, второй регистр 44, вторую группу элементов И 45, первый элемент И 46, шестой элемент И 47, п тый элемент ИЛИ 48, тринадцатый элемент И 49, четвертый вход 50, четвертый триггер 51, двенадцатый элемент И 52, третий вход 53 устройства , второй элемент 54 задержки второй ИЛИ 55, дешифратор 56, седьмой элемент ИЛИ 57, выход отказа устройства 58, выходы группы выходов регистра 27 микрокоманды выход 59 контрольного разр да, адресные выходы 60, выходы 61 микроопераций , группу 62 информационных входов блока 35, группу адресных входов 63 блока 35, вход 64 чтени блока 35, вход 65 записи блока 35, вход 66 чтени блока 43, группу адресных входов 67 блока 43, вход 68 записи блока 43, группу информационных входов 69 блока 43 пам ти. Блок 14 анализа (фиг. 2 содержит группу входов 70, первый элемент И 71, элемент ИЛИ 72, первый выход 73, второй элемент И 75, второй выход 76. Блок формировани .адреса (фиг. 3 содержит первую группу входов 77, группу выходов 78, первую группу элементов И 79, вторую группу элементов И 80, группу сумматоров 81 по модулю два, третью группу элементов И 82, вторую группу входов 83, управл ющий вход 84.The microprogram control unit contains (Fig. 1) switch 1, the first trigger 2, the second microcommand memory block 3, the first register 4, the fourth element OR 5, the third element AND 6, the tenth element AND 7, the second trigger 8, the second adder 9 modulo two, the eighth element OR 10, the sixth element OR 11, the first element OR 12, the first counter 13, the analysis unit 14, the first adder 15 modulo two, the second group of device inputs 16, the first input 17, the first group of elements And 18, first group of elements OR 19, register 20, first block 21 of memory of microcommands, first group device inputs 22, address generation unit 23, third group of elements AND 24, outputs 25 micro-operations of the device, second group of OR elements 26, micro-command register 27, fourth And 28 element, eighth And 29 element, first delay element 30, second device 31 , the second counter 32, the fourth group of elements AND 33, the third group of elements OR .34, the third block 35 of memory of microinstructions, the sixth element And 36, the tenth element AND 37, the eleventh element And 37, the third element OR 39, the third trigger 40, the second element And 41, the seventh element And 42, block 43 memory addresses standards, second register 44, the second group of elements And 45, the first element And 46, the sixth element And 47, the fifth element OR 48, the thirteenth element And 49, the fourth input 50, the fourth trigger 51, the twelfth element And 52, the third entrance 53 devices, the second element 54 is the delay of the second OR 55, the decoder 56, the seventh element OR 57, the failure output of the device 58, the outputs of the group of outputs of the register 27 microcommands the output 59 of the check bit, the address outputs 60, the outputs 61 of the micro-operations, the group 62 information inputs of the block 35 , group of address inputs 63 of block 35, input 64 of reading block 35, block 65 write input 65, block 43 read input 66, block 43 of address inputs 67 of block 43, block 43 write input 68, group of information inputs 69 of memory block 43. The analysis unit 14 (Fig. 2 contains a group of inputs 70, the first element And 71, the element OR 72, the first output 73, the second element And 75, the second output 76. The unit for generating the address (Fig. 3 contains the first group of inputs 77, the group of outputs 78, the first group of elements And 79, the second group of elements And 80, the group of adders 81 modulo two, the third group of elements And 82, the second group of inputs 83, the control input 84.
Назначение основных функциональных элементов функциональной схемы микропрограммного устройства управлени (фиг. 1) состоит в следующемThe purpose of the main functional elements of the functional scheme of the firmware control device (Fig. 1) is as follows.
БЛОК 21 пам ти микрокоманд предназначен дл хранени и выдачи микрокоманд на регистр 27. Блок 35 пам ти предназначен дл хранени эталонов отказавших микрокоманд, считываекых при отказе последних из блока 3 пам ти микрокоманд. Блок 43 пам ти адресов эталонов отказавших микрокоманд предназначен дл хранени адресов чеек пам ти блока 35 пам ти микрокоманд, в которых записаны эталоны отказавших микрокоманд по данному адресу, т.е. адреса чеек пам т блока 43 пам ти и блока 21 пам ти совпадают.The micro-command memory block 21 is intended for storing and issuing micro-commands to the register 27. The memory block 35 is designed for storing the standards of failed micro-instructions that were read when the last of the three micro-commands memory failed. The block 43 of the memory of the addresses of the standards of the failed micro-instructions is intended for storing the addresses of the memory cells of the block 35 of the memory of the micro-instructions, in which the standards of the failed micro-instructions are written to this address, i.e. The addresses of the memory cells of memory block 43 and memory block 21 are the same.
Коммутатор 1 предназначен дл формировани сигнала изменени состо ни триггера 2 на противоположное . Регистр 4 предназначен дл хранени считанной из блока 3 пам ти эталонной микрокоманды. Триггер 2 предназначен дл управлени считыванием эталонной микрокоманды из блока 3 пам ти микрокоманд.Switch 1 is intended to form a signal that state 2 of a trigger 2 is reversed. Register 4 is designed to store the reference microcommand read from block 3 of memory. The trigger 2 is designed to control the reading of the reference microcommand from block 3 of the microcommand memory.
Элемент ИЛ)(1 5 и элемент И 6 предназначены дл формировани сигнала на S-вход триггера 8. Триггер 8 предназначен дл формировани сигнала , измен ющего через коммутатор состо ние триггера 2 на противоположное , через элемент И 28 запрещающего выдачу адреса очередной . микрокоманды из блока 23 формировани адреса на регистр 20 адреса, ус танавливакмцего через элемент И 37 триггер 51 в единичное состо ние. .Элемент И 7 предназначен дл формировани сигнала, управл ющего работой коммутатора 1 и устанавлива щего триггер 40 в единичное состо ние . Сумматор 9 по модулю два предназ начен дл проверки соответстви счи танной микрокоманды ее адреса .путем проверки суммарной четности гщреса, хран щегос на регистре 20, и контрольного признака микрокоманды, поступающего с выхода 59 регистра 27 микрокоманды 7. Если их сумма по модулю два четна, то это свидительствует об ошибке и приведет к выдаче сигнала на элемент ИЛИ 10. Так как число адресов, и соответствующих им микрокоманд есть величины ограниченные и заранее известные , то дл множества четных кодов адресов можно записатьв контрольном разр де микрокоманды единицу, а множеству нечетных адресов - ноль. .При этом возможности контрол микро команды на правильность формировани существенно, возрастает. сумматор 15 по модулю два предназначен дл проверки на неискаженность микрокоманды путем суммироваНИИ всех ее разр дов и выдачи в случае четного результата проверки (наличие искажени )сигнала на элемент ИЛИ 10. Элемент ИЛИ 10 предназначен дл формировани сигнала, идентифицирующего наличие искажени в микрокоманде и выдачу его на элементы И 29 и 36. Группа элементов ИЛИ 19 предназначена дл передачи кода операций, с выходов группы элементов И 18 либо адреса очередной микрокоманда с выходов блока 23 формировани адреса на регистр 20 адреса. Регистр 20 адреса предназначен дл хранени адреса следующей микрокоманды и выдачи его на адресные входы блоков 3, 21 и 43 пам ти. Регистр 27 микрокоманды предназна ен дл хранени формируемой микропрограммным устройством управлени микрокоманды и выдачи ее на входы сумматора 15 по модулю два, на информационные входы блока 35 пам ти , вьщачи микрооперационной час ти микрокоманды на инфо45мационные входы группы элементов И 24, а адресной части - на входы первой группы входов блока 23 формировани адреса. Группа входов 22 устройства пред назначена дл передачи сигналов логических условий на блок 23 формировани адреса. Блок 23 формировани адреса предназначен дл формировани адреса следующей микрокоманды по . коду ее косвенного адреса, поступаю- ему на первую группу входов адресных выходов 60 регистра 27-микрокоманды , и по сигналам логических ус-ловий , поступающим на вторую группу входов и выдачи его через группу элементов ИЛИ 19 на регистр 20 адреса. Группа элементов И 24 предназначена дл управлени выдачей сигналов микроопераций, поступающих на ее информационные BXOJUJ, на выходы 25 микроопераций устройства. Счетчик 13 предназначен дл подсчета количества повторных считываний микрокоманды с блока 21 пам ти и с блока 3 пам ти.- . : Блок 14 анализ.а предназначен дл формировани сигнала на вход элементов и 7 и 38 при достижении содержимым счётчика 13 вел.ичины 7 iN 14 и дл формировани сигнала, идентифицирующего отказ устройства, на элемент ИЛИ 57 при N - 14. Счетчик 32 предназначен дл формировани адреса чеек пам ти блока 35 пам ти, в которые записываютс эталоны отказавших микрокоманд, считываемые с блока 3 пам ти микрокоманд. Группа элементов И 33 предназначены дл передачи адреса с выходов счетчика 32 на группу элементов ИЛИ 34. Группа элементов ИЛИ 34 предназначена дл выдачи адресной информации на группу адресных входов 63 блока 35 пам ти микрокоманд с выходов группы элементов И 33 либо с выходов группы элементов И 45. Элемент И 28 предназначен дл формировани сигнала, запрещающего выдачу адреса очередной микрокоманды с блока 23 формировани адреса при неправильном считывании и записи в регистр 27 микрокоманды текущей микрокоманды. Элемент И 29 предназначен дл фрр|мировани сигнала, соответствующего записи искаженной микрокоманды в регистр 27 микрокоманды. Элемент и 36 предназначен дл формировани сигнала,соответствующего записи в регистр 27 MHKpOKOMaHj j и неискаженной микрокоманды. Элемент И 37 предназначен дл формировани сигнала, сортветствующего записи в регистр 2 микрокоманды неискаженного эталона отказавшей микрокоманды, считанного с блока 3 пам ти микрокоманд . Элемент И 38 предназначен дл формировани сигнала, разрешающего выдачу.микрокоманды с регистра 27 микрокоманды через группу элементов И 24 на .выходы 25 микроопераций устройства. Триггер 40 предназначен дл управлени считыванием информации из блоков 21 и 43 пам ти. Триггер 51The element IL) (1 5 and element 6) are designed to form a signal at the S input of trigger 8. The trigger 8 is designed to generate a signal that changes the state of trigger 2 to the opposite through a switch through element 28 that prohibits the issuing of the address of the next microcom from an address generation unit 23 to the address register 20, which is set via element 37, trigger 51 into a single state. Element I7 is intended to generate a signal controlling the operation of switch 1 and setting trigger 40 into one state. op 9 modulo two is designed to verify the compliance of the read microcommand with its address. by checking the total parity of the space stored on register 20 and the control sign of the microcommand coming from the output 59 of register 27 microcommands 7. If their modulo two are even, then this indicates an error and will result in a signal on the element OR 10. Since the number of addresses and their corresponding micro-instructions are limited and known in advance, for a set of even-numbered address codes you can write in the check bit de microcommands is one, and the set of odd addresses is zero. At the same time, the ability to control the micro-team for correct formation is substantially increased. Modulo two adder 15 is designed to check the microcommand for distortion by summing up all its bits and issuing an even test result (presence of distortion) to the element OR 10. OR 10 is intended to generate a signal that identifies the presence of a distortion in the microcommand and outputs it. elements 29 and 36. The group of elements OR 19 is designed to transmit an operation code from the outputs of the group of elements 18 and the address of the next microcommand from the outputs of the address generation unit 23 to the address register 20. Address address register 20 is designed to store the address of the next microcommand and output it to the address inputs of memory blocks 3, 21, and 43. The microcommand register 27 is intended for storing the microcommand generated by the microprogram control device and issuing it modulo two to the inputs of the adder 15, the informational inputs of the memory block 35, and the microoperational part of the microcommand to the information inputs of the I 24 element group and the address part to the inputs the first group of inputs of the address generation unit 23. A group of inputs 22 of the device is intended for transmitting signals of logical conditions to the address generation unit 23. The address generation unit 23 is designed to form the address of the next microcommand in. the code of its indirect address, it arrives at the first group of inputs of the address outputs 60 of the register of the 27th microcommand, and according to the signals of the logical conditions entering the second group of inputs and outputting it through the group of elements OR 19 to the register 20 of the address. The group of elements 24 is designed to control the output of signals from micro-operations arriving at its informational BXOJUJ at the outputs of 25 micro-operations of the device. The counter 13 is intended for counting the number of repeated readings of the microcommand from the memory block 21 and from the memory block 3. : The analysis block 14 a. Is intended to form a signal to the input of elements and 7 and 38 when the contents of the counter 13 reach the target number 7 iN 14 and to form a signal identifying the device failure to the element OR 57 when N is 14. The counter 32 is designed to generating the address of the memory cells of the memory block 35, into which the references of the failed microcommands are written, read from the block 3 of the memory of microcommands. The group of elements 33 is designed to transfer the address from the outputs of the counter 32 to the group of elements OR 34. The group of elements OR 34 is intended to issue address information to the group of address inputs 63 of the microinstructions memory 35 from the outputs of the group of elements 33 or from the outputs of the group of elements 45 Element I 28 is intended to generate a signal prohibiting the output of the address of the next microcommand from the address generation unit 23 if the microcommand of the current microcommand is not read and written to the register 27. Element And 29 is intended for frp | mirovany signal corresponding to the entry of the distorted microcommand in the register 27 microcommand. Element and 36 are intended to form a signal corresponding to an entry in register 27 MHKpOKOMaHj j and an undistorted micro-command. Element I 37 is intended to form a signal corresponding to writing in register 2 microcommands of the undistorted reference of the failed microcommand read from block 3 of the memory of microcommands. Element And 38 is designed to form a signal permitting the issuance of a micro-command from a micro-command register 27 through a group of elements And 24 to an output of 25 micro-operations of the device. The trigger 40 is designed to control the reading of information from the memory blocks 21 and 43. Trigger 51
предназначен дл формировани сигнала , разрешающего запись информации в блоки 43 и 45 пам ти, и увеличивающего содержимое счетчика 32 на единицу. Элемент И 42 предназначен дл формировани сигнала на вход считывани информации блоков 21 и 43 пам ти и увеличени содержимого счетчика 13 на единицу. Элемент И 46 предназначен дл формировани сигнала на входы записи блоков 43 и 35 пам ти, на - вход триггера 40 и увеличивающего содержимое счетчика 32 на единицу. Элемент И 47 предназначен дл формировани сигнала на вход 64 считывани блока 35 пам ти и обнул ющего через элемент 54 задержки и элемент-ИЛИ 55 регистр 44. Регистр 44 предназначен дл хранени адреса эталона отказавшей микрокоманды, хран щегос в блоке 35 пам ти микрокоманд считанного с блока 43 пам ти.It is designed to generate a signal that permits the recording of information in memory blocks 43 and 45 and increases the contents of counter 32 by one. Element And 42 is designed to generate a signal to the input to read information from memory blocks 21 and 43 and to increase the content of counter 13 by one. Element And 46 is designed to generate a signal to the write inputs of memory blocks 43 and 35, to the input of trigger 40 and to increase the contents of counter 32 by one. Element AND 47 is designed to form a signal to read input 64 of memory block 35 and nulling through delay element 54 and OR element 55 register 44. Register 44 is designed to store the address of the reference of the failed microcommand stored in memory block 35 of microcommands read from memory block 43.
Группа элементов И 45 предназначена дл выдачи кода адреса с регис ра 44 на группу элементов ИЛИ 34.The group of elements AND 45 is intended for issuing an address code from register 44 to the group of elements OR 34.
Элементы И 52 и 49 предназначены дл разрешени подачи тактовых импульсой первой и второй фазы с соответствуюй№1Х выходов генератора татовых импульсов не показан ), поступающих G третьего 53 и четвертого 50 входов устройства на его элемента при исправном функционировании устройства и на содержимое счетчика 32. Дешифратор 56 предназначен дл формировани сигнала в момент, когда содержимое счетчика 32 достигнет определенного 3 наче.ни .Elements 52 and 49 are designed to enable the supply of clock pulses of the first and second phases with the corresponding 1X outputs of the tat pulse generator (not shown), the incoming G of the third 53 and fourth 50 inputs of the device to its element when the device is functioning properly and to the contents of the counter 32. Decoder 56 is intended to generate a signal at the moment when the contents of counter 32 reach a certain 3 steps.
Элемент ИЛИ 57 предназначен дл формировани сигнала Отказ устройства . Элемент И 71 предназначен дл формировани сигнала при единичном значении первого, второго и третьего входов. Элемент ИЛИ 72 предназначен дл формировани сигнала , соответствующего содержимому счетчика 13 7 и выдачи его на выход 73 блока 14. Элемент И 75 предназначен дл формировани сигнала, соответствующего, содержимому счетчика 13 14 и выдачи его на выход 76 блока 14.Element OR 57 is designed to form a signal device failure. Element And 71 is designed to form a signal with a single value of the first, second and third inputs. The OR element 72 is designed to form a signal corresponding to the contents of the counter 13 7 and output it to the output 73 of block 14. And element 75 is intended to form a signal corresponding to the contents of the counter 13 14 and output it to the output 76 of the block 14.
Назначение основных функциональных элементов блока 23 формировани адреса (фиг. 3) состоит в следующемThe purpose of the main functional elements of the address generation unit 23 (FIG. 3) is as follows.
Группа элементов И 80 предназначена дл выдачи модифицированной части адреса очередной микрокоманды выходов 78 блока при наличии сигнала на управл ющем входе блока 84. Группа элементов И 79 предназначена дл передачи немодифидируемой части адреса на выходы группы выходов 78 блока при наличии сигнала на управл ющем входе 84 блока, а группа сумматоров 81 по модулю два предназначена дл формировани модифицированной части адреса очередной микрокоманды. Группа элементов И 82 предназначена дл управлени подаче кода логического услови модифицирующего модифицируемую часть адреса очередной микрокоманды и выдачу его на группу сумматоров 81 по модулю два.The group of elements And 80 is designed to issue a modified part of the address of the next microcommand of the block outputs 78 when there is a signal at the control input of block 84. The group of elements And 79 is intended to transfer the unmodified part of the address to the outputs of the block output 78 of the block when there is a signal at control input 84 and the group of modulators 81 modulo two is designed to form the modified part of the address of the next microcommand. The group of elements And 82 is intended to control the submission of the code of the logical condition of the modifying part of the address of the next microcommand that modifies the modified part and issuing it to the group of adders 81 modulo two.
Группа входов 77 предназначена дл передачи на элементы блока 23 формировани адреса немодифицированного кода адреса очередной микрокоманды .The group of inputs 77 is designed to transmit to the elements of the block 23 of forming the address of the unmodified address code of the next microcommand.
Группа входов 83 предназначена дл передачи в блок 23 формировани адреса сигналов логических условий с группы входов 22 устройства. Вход 31 предназначен дл выдачи сигнала обнулени на вход счетчика 32.A group of inputs 83 is intended for transmitting to the block 23 of the formation of an address signals of logical conditions from a group of inputs 22 of the device. The input 31 is designed to issue a zero signal to the input of the counter 32.
Блок 23 формировани адреса функционирует следующим образом.The address generation unit 23 operates as follows.
Косвенный адрес очередной микрокоманды состоит из трех полей: поле немодифицируемой части адреса; поле модифицируемой части адреса} поле кода провер емого логического услови .The indirect address of the next microcommand consists of three fields: the field of the unmodifiable part of the address; field of the modified part of the address} field of the code of the logical condition being checked.
В зависимости от содержимого третьего пол возможны два режима работы блока формировани адреса.Depending on the contents of the third floor, two modes of operation of the address generation unit are possible.
Первый режим. Содержимое третьеГо пол косвенного адреса - нулевое . Этот режим соответствует работ микропрограммного устройства управлени на линейных участках микропрограмм .The first mode. The content of the third indirect address field is zero. This mode corresponds to the operation of the firmware on the linear sections of the firmware.
В эТом режиме код косвенного адреса очередной микрокоманды управлени поступает на группу входов 77 блока 23. Первое поле адреса поступает на первые входы элементов И группы элементов И 79. Вторгре поле адреса поступает через группу .сумматоров 81 по модулю два на первые входы элементов И группы элементов И 80. При наличии сигнала на управл ющем входе блока 84 адрес очередной микрокоманды с выходов . групп элементов И 80 и 79 поступает на группу выходов 78 блока.In this mode, the indirect address code of the next microcommand control enters the group of inputs 77 of block 23. The first field of the address goes to the first inputs of the elements AND of the element group AND 79. In the next address field, enters through the group of summers 81 modulo two to the first inputs of the elements AND of the group of elements And 80. If there is a signal at the control input of block 84, the address of the next microcommand from the outputs. groups of elements And 80 and 79 enters the group of outputs 78 block.
Второй ре мм. Содержимое третьег пол косвенного адреса очередной микрокоманды - ненулевое.Second re mm. The content of the third field of the indirect address of the next microcommand is nonzero.
Этот режим соответствует формированию адреса очередной микрокоманды в точке ответвлени микропрограммы.This mode corresponds to the formation of the address of the next microcommand at the branch point of the microprogram.
Косвенный адрес очередной микрокоманды поступает на группу входов 77 блока 7. Код с первого пол адреса поступает на первую группу входов группы элементов И 79. Код с второго пол адреса поступает на первую группу входов группы сумматоров 81 по модулю два.The indirect address of the next microcommand enters the group of inputs 77 of block 7. The code from the first field of the address goes to the first group of inputs of the I 79 group of elements. The code from the second floor of the address goes to the first group of inputs of the group of adders 81 modulo two.
Код с третьего пол адреса поступает на первую группу входовThe code from the third floor of the address goes to the first group of inputs.
группы элементов И 82. Код логических условий с группы входов 83 поступает на вторую группу входов группы элементов И 82. Код результата проверки логических условий с выходов группы элементов И 82 поступает на входы второй группы входов группы сумматоров 81 по модулю два, где модифицирует содержимое второго пол косвенного адреса очередной микрокоманды. Сигналы с выходов группы сумматоров 81 по модулю два поступают на входы группы информационных входов группы элементов И 80. .A group of elements And 82. The code of logical conditions from a group of inputs 83 enters the second group of inputs of a group of elements And 82. The result code of a check of logical conditions from the outputs of a group of elements And 82 enters the inputs of the second group of inputs of a group of adders 81 modulo two, where it modifies the contents of the floor of the indirect address of the next microcommand. The signals from the outputs of the group of adders 81 modulo two are fed to the inputs of the group of information inputs of the group of elements And 80..
При наличии сигнала на входе 84 блока, адрес очередной микрокоманды с выходов группы элементов И 80 поступает на группу выходов 78 блока 23.If there is a signal at the input 84 of the block, the address of the next microcommand from the outputs of the group of elements I 80 enters the group of outputs 78 of the block 23.
Предлагаемое микропрограммное устройство управлени (фиг.. 1 )The proposed firmware control unit (Fig. 1)
работает следующим образом. Iworks as follows. I
На входы 53 и 50 поступают тактовые импульсы первой и второй фазы не перекрывающиес во времени. На вход 17 перед началом выполнени микpoпpoгpaм и поступает из центрального устройства управлени (не показано ) сигнал Пуск, запускающий работу устройства. Работа устройства возможна в следующих режимах: выполнение микропрограмм, сбо при считывании микрокоманд, отказ чейки пам ти, в которой хранитс считываема микроко1у1анда, выполнени вместо отказавшей микрокоманды эталона .At the inputs 53 and 50, the clock pulses of the first and second phases do not overlap in time. At the input 17, before the start of microprogram execution, a Start signal starts from the central control unit (not shown), which starts the operation of the device. The operation of the device is possible in the following modes: execution of microprograms, failure to read microinstructions, failure of a memory cell in which a readable microprocessor is stored, execution instead of a failed microcommand of a standard.
Работа устройства в .первом режиме осуществл етс следующим образом .The device operates in the first mode as follows.
При поступлении сигнала Пуск :на вход 17 устройства, код операции с основной пам ти вычислительной системы (не показано )через группы входов 16, группу элементов И 18 и группу элементов ИЛИ 19 поступает на регистр адреса 20 и записываетс в нем.When the Start signal arrives: at the device input 17, the operation code from the main memory of the computing system (not shown) through the groups of inputs 16, the group of elements 18 and the group of elements 19 or 19 goes to the address register 20 and is written there.
Триггеры 2 и 40, регистры 4, 27 и 44, счетчик 13 обнул ютс по нуле вому входу. На выходе сумматора 15 по модулю два по вл етс единичный сигнал, который открывает через элемент ИЛИ 10 элемент И 29 и закрывает элемент И 36.Triggers 2 and 40, registers 4, 27 and 44, counter 13 are zeroed at the zero input. At the output of modulator 15 modulo two, a single signal appears that opens AND 29 element through OR element 10 and AND 36 closes element
Далее на вход 53 устройства поступает тактовый импульс первой фазы . Он проходит через элементы И 52 И 41 и 42, на вход 66 считывани блока 43 пам ти, управл ющий вход блока 21 пам ти микрокоманд и через элементы ИЛИ 11 на счетный вход счетчика 13. При этом из блока 21 пам ти микрокоманд считываетс перва микрокоманда микропрограммы, соответствующа коду операции поступившей в регистр 20 адреса. ЧерезNext to the input 53 of the device receives the first-phase clock pulse. It passes through the elements AND 52 AND 41 and 42, to the input 66 of the readout of the memory block 43, the control input of the microcommand memory 21 and the OR 11 elements to the counting input of the counter 13. In this case, the first microinstruction is read from the microcommand memory 21 firmware corresponding to the code of the operation received in the register 20 address. Through
группу элементов ИЛИ 26 она поступа ет на регистр 27 микрокоманды и записываетс в нем. Из блока 43 пам ти считываетс нулевой код, Со .держимое счетчика 13 увеличиваетс ,a group of elements, OR 26, it enters micro-instruction register 27 and is written in it. The zero code is read from the memory block 43, the Co. Supported counter 13 is increased,
на единицу. Так как содержимое счетчика меньше семи то сигналы на выходах 14 анализа.отсутствуют.per unit. Since the contents of the counter are less than seven, the signals at the outputs of the 14 analyzes. Are absent.
На сумматоре 9 по модулю два производитс проверка правильностиModulo two is performed on adder 9.
0 считывани очередной микрокоманды0 readout regular microcommands
путем суммировани по модулю два адрес.г микрокоманды с выходов регистра 20 и контрольного разр да с выхода 59 регистра 27.микрокоманды.by adding modulo two address g of a microcommand from the outputs of register 20 and of the check bit from output 59 of the register of the 27 microcommand.
5 При неправильном считывании5 When read incorrectly
сумма получаетс четной и на выходе по витс сигнал. При правильном считывании сигнала на выходе не будет.the sum is even and the output of the wits signal. With proper reading of the signal at the output will not be.
На сумматоре 15 по модулю два производитс проверка правильности Modulo two is performed on adder 15.
0 формировани микрокоманды путем суммировани по модулю два всех ее . разр дов. Если микрокоманда неискажена на выходе сумматора 15 по модулю два сигнал отсутствует и наоборот.0 forming microcommands by sum modulo two of all its. bits If the microinstruction is undistorted at the output of the adder 15 modulo two, there is no signal and vice versa.
5 .:ЕСЛИ микрокоманда считана правильно и неискажена, то на выходе элемента ИЛИ 10 сигнал отсутствует. Тактовый импульс второй фазы . G входа 50 устройства поступает5.: IF the microinstruction is read correctly and undistorted, then the output of the element OR 10 is no signal. Clock pulse second phase. G input 50 of the device arrives
0 через элемент И 49, элемент И 36 :. .на вход элемента ИЛИ 12 и элемента И 38. При этом счетчик 13 обнул етс , группа элементов И 24 открываетс по второму управл юще5 . му ВХОДУ, и сигналы микроопераций .с выходов 61 регистра 27 микрокйманды поступают на выходы 25 микроопераций устройства. Сигнал с выхода элемента И 38 поступает через элемент И 28 на управл ющий 0 through the element And 49, the element And 36:. .to the input of the element OR 12 and the element AND 38. At the same time, the counter 13 is zeroed out, the group of elements AND 24 is opened by the second control 5. Mu INPUT, and micro-operations signals. From the outputs 61 of the register 27 micro-commands come to the outputs of 25 micro-operations of the device. The signal from the output element And 38 enters through the element And 28 on the control
0 вход блока 23 формировани адреса. При этом адрес очередной микрокоманды с выходов блока 23 формиро . вани адреса поступает через группу элементов ИЛИ 19 в регистр 200 input block 23 forming the address. In this case, the address of the next micro-command from the outputs of block 23 of the formiro. Vani address enters through a group of elements OR 19 in the register 20
5 адреса и записываетс в нем.5 addresses and recorded in it.
С приходом очередного тактового импульса первой фазы на вход 53 устройства И.З блока 21 пам ти микрокоманд считываетс очередна микрокоманда и микропрограммное устройство функционирует аналогично описанному выше алгоритму.With the arrival of the next clock pulse of the first phase, the next microcommand is read into the input 53 of the device I.Z.
После выполнение последней микрокоманды микропрограммы, на входAfter executing the last microcommand firmware, the input
С 17 устройства поступает сигнал Пуск, По этому сигналу код очередной операции с группы входов 16 устрой.с.тва поступает через группу элементов И 18, группу элементов ИЛИ 19 на регистр 20 и записываетс From device 17, a Start signal is received. By this signal, the code of the next operation from the group of inputs 16 of the device.
в нем. in him.
Далее устройство функционирует .аналогично описанному выше алгоритму .Next, the device operates. Similarly to the above algorithm.
Если после считывани очереднойIf after reading the next
5 микрокоманды .из блока 21 пам ти ми.крокоманд в регистр 27 микрокома ды, либо сумматор 9 по модулю два, либо сумматор 15 по модулю два обнаружит искажение микрокоманды, то на выходе элемента И 10 по вл етс сигнал.. При поступлении тактового импульса второй фазы с входа 50 устройства через элемент И 49 на выхо де элемента и 29 по вл етс сигнал а на выходе элемента И 36 нет. Сиг нал. с выхода элемента И 29 поступает на первый вход элемента И 7. Так как на втором входе элемента И 7 сигнал отсутствует, то сигнал на его выходе не по вл етс . Так как на выходе элемента И 36с нал отсутствует, то группа элемент И 24 закрыта по первому управл юще входу и на управл ющий вход блока формировани адреса сигнал не поступает . При этом код микроопераци на выходы 25 устройства не подаетс а адрес очередной микрокоманды с выходов блока 23 формировани адреса не передаетс в регистр 20 адреса, и его содержимое не измен етс . С поступлением следующего такто вого импульса первой фазы с входа 53 устройства, по описанному выше алгоритму, из блока 21 пам ти микрокоманд повторно считываетс эта же микрокоманда и записываетс в регистр 27 микрокоманды. Содержани счетчика 13 увеличиваетс на единицу . . Далее, аналогично описанному выш алгоритму, она провер етс на неискаженность суг в иаторами 9 и 15 ПО-модулю два. Если сумматоры 9 и 15 по модулю два не обнаружат искажени микрокоманды, то сигнал на выходе элемента ИЛИ 10 отсутствует При поступлении очередного тактового второй фазы с вход 50 устройства на выходе элементов И 36 и 38 по вл ютс сигналы, по которым сигналы микроопераций поступают с регистра 27 микрокоманда на выходы 25 микроопераций устройства , адрес очередной 1инкрокоманды передаетс в регистр 20 адреса с выходов блока 23 формировани адреса , счетчик 13 устанавливаетс в нулевое состо ние. С приходом очередного тактового импульса первой фазы на вход 53 устройства осуществл етс считывание из блока 21 пам ти микрокоманд по адресу, записанному в регистре 20 адреса, очередной микрокоманды и обработка ее по описанному выше алгоритму. Если же при повторном считывании микрокоманды сумматоры 9 и 15 по модулю два снова обнаружат искажение микрокоманды, то устройство функционирует аналогично функционированию при обнаружении искажени микрокоманды при первом ее считывании. Если в течение семи повторных считываний микрокоманды из первого блока 21 пам ти ее искажение не исчезает, то в устройстве производитс идентификаци отказа чейки пам ти блока 21 пам ти и устройство переходит в третий режим работы. При этом содержимое счетчика 13 равно семи и на выходе элемента ИЛИ 10 существует высокий потенциал, то с приходом тактового импульса второй фазы на вход 50 устройства на выходе элемента И 7 по вл етс сигнал, который поступает на единичный .вход триггера 40, перевод его в единичное состо ние, а также через четвертый .коммутатор 1, открытого по первому входу сигналом с инверсного выхода триггера 2, поступает на счетный вход триггера 2 и устанавливает его в единичное состо ние. Сигнал с пр мого выхода триггера 2 увеличивает содержимое счетчика на единицу при этом содержимое счетчика становитс равным восьми и поступает на управл ющий , вход блока 3 пам ти микрокоманд . При этом из блока 3 пам ти микрокоманд считываетс микрокоманда - эталон отказавшей микрокоманды и записываетс в регистр 4 и в регистр 27 микрокоманды. Во врем считывани микрокоманды - эталона, которое может быть больше интервала времени между моментами по влени на входах 53 и 50 тактовых импульсов первой и второй фазы, сигналы на управл ющие входы блока 23 формировани адреса и группы элементов И 24 блокируютс путем закрыти по второму входу элемента И 38 сигналом с первого выхода блока 14 анализа. После записи микрокоманды - эталона в регистр 4 на выходе элемента ИЛИ 5 по вл етс сигнал. При поступлении очередного тактового импульса фазы на вход 53 устройства на выходе элемента И 6 по вл етс сигнал, который поступает на единичный вход триггера 8 и устанавливает его в единичное состо ние. С поступлением тактового импульса второй фазы на вход 50 устройства на выходе коммутатора 1 формируетс сигнал, перевод щий триггер 2 в нулевое состо ние и на выходе 51 в единичное состо ние, если микрокоманда - эталон считана из блока пам ти 3 микрокоманд без искажений (сигнал на выходе элемента ИЛИ 10 отсутствует ).. С поступлением тактового импуль са первой фазы на вход 53 устройCTfla на выходе элемента И 46 по вл етс сигнсш, который поступает на входы 65 и 68 записи блока 35 пам ти и блока 43 пам ти соответственно , на элемент ИЛИ 39 и на элемент 30 задержки.5 microcommands from memory block 21 of commands to register 27 microomans, or modulo two adder 9, or modulo two adder 15 will detect the distortion of a microcommand, then a signal appears at the output of the AND element 10. When a clock pulse arrives The second phase from the input 50 of the device through the element AND 49 at the output of the element and 29 appears and the signal at the output of the element 36 is not. Sig cash from the output of the element And 29 arrives at the first input of the element And 7. Since there is no signal at the second input of the element And 7, there is no signal at its output. Since the output element And 36c cash is absent, the group element And 24 is closed at the first control input and the control input of the address generation unit does not receive a signal. In this case, the micro-operation code is not output to the device outputs 25, and the address of the next micro-command from the outputs of the address generation unit 23 is not transferred to the address register 20, and its contents are not changed. With the arrival of the next clock pulse of the first phase from the input 53 of the device, according to the algorithm described above, the same microcommand is reread from the microcommand memory unit 21 and recorded in the microcommand register 27. The content of the counter 13 is increased by one. . Further, similarly to the algorithm described above, it is checked for supersonicity in the drivers 9 and 15 of software module two. If adders 9 and 15 modulo two do not detect microcommand distortion, then the signal at the output of the element OR 10 is absent. When the next clock second phase arrives from the input 50 of the device, the signals at the micro-operations come from the register at the output of elements 36 and 38. 27, a microinstruction on the outputs 25 of the micro-operations of the device, the address of the next 1instruction is transmitted to the address register 20 from the outputs of the address generation unit 23, the counter 13 is set to the zero state. With the arrival of the next clock pulse of the first phase at the input 53 of the device, microcommands are read from the memory block 21 at the address recorded in address register 20 of the next microcommand and processed according to the algorithm described above. If, on repeated reading of the microcommand, adders 9 and 15 modulo two again detect the distortion of the microcommand, then the device functions in the same way as when the distortion of the microcommand is detected when it is first read. If during seven re-readings of the micro-command from the first memory block 21 its distortion does not disappear, the device identifies the memory cell failure of the memory block 21 and the device switches to the third mode of operation. The contents of counter 13 are seven, and a high potential exists at the output of the element OR 10, then with the arrival of a second-phase clock pulse at the input 50 of the device, the output of the element 7 comes in a signal that goes to a single input of the trigger 40, translating it into the single state, as well as through the fourth switch 1, opened by the first input by the signal from the inverse output of the trigger 2, enters the counting input of the trigger 2 and sets it to the single state. The signal from the direct output of the trigger 2 increases the counter content by one; the counter content becomes equal to eight and goes to the control, the input of the microcommand memory 3. In this case, a microcommand is read out from the microcommand memory block 3, the standard of the failed microcommand, and is written to register 4 and to microcommand register 27. During the reading of a microcommand - a reference that can be longer than the time interval between the occurrences at the inputs 53 and 50 clock pulses of the first and second phase, the signals to the control inputs of the address generation unit 23 and the element group 24 are blocked by closing the second input of the element And 38 signal from the first output of block 14 analysis. After recording the microcommand reference in register 4, a signal appears at the output of the element OR 5. When the next phase clock pulse arrives, a signal appears at the output 53 of the device at the output of the element 6 and arrives at the single input of the trigger 8 and sets it to the single state. With the arrival of a second-phase clock pulse at the device input 50, a signal is generated at the output of switch 1, which triggers trigger 2 to the zero state and at output 51 into one state, if the microcommand reference is read from the memory module 3 microinstruction without distortion (the signal on the element output OR 10 is absent). With the arrival of the clock pulse of the first phase, the input 53 of the CTfla device at the output of the element 46 appears a signal that arrives at the inputs 65 and 68 of the recording of the memory block 35 and the memory block 43, respectively Or 39 and on item 30 aderzhki.
При этом в блоке 35 пам ти микрокоманд записываетс микрокоманда эталон отказавшей микрокоманды с выходов регистра 27 микрокоманды п адресу, формируемому счетчиком 32. В блок 43 пам ти записываетс адрес , по которому микрокоманда.- эт лов записана в блок 35 пам ти микрокоманд . Эта адресна информаци поступает с выходов счетчика 32 на информационные входы 69 блока. 43 пам ти и записываетс по адресу , поступакидему на адресные входы67 блока 43 пам ти с выходов регистра 20 адреса.At the same time, in the microinstructions memory block 35, the microcommand is a standard of the failed microcommands from the outputs of the microcommand register 27 and the address formed by the counter 32. In the memory block 43, the address at which the microinstruction is recorded is recorded in the microcommands memory 35. This address information comes from the outputs of the counter 32 to the information inputs 69 of the block. 43 of the memory and is written to the address received by the address inputs 67 of the memory block 43 from the outputs of the address register 20.
После записи информации в блоки 35 и 43 триггеры 40, 51 и 8 сигналом , поступающим на их нулевые входы обнул ютс , .а содержимое счетчика 32 увеличиваетс на единицу , формиру таким образом адрес следующей свободной чейки пам ти блока 35 пам ти. С приходом очередного тактового импульса первой фазы на вход 53 устройства из блока 21 пам ти микрокоманд считываетс очередна микрокоманда и устройство функционирует аналогично описанному выше алгоритму,.After the information is written to blocks 35 and 43, the triggers 40, 51 and 8 with a signal arriving at their zero inputs are zeroed out. With the arrival of the next clock pulse of the first phase at the input 53 of the device, the next microcommand is read from the microcommand memory unit 21 and the device functions similarly to the algorithm described above.
Если микрокоманда - эталон отказавшей микрокоманды при считывании из блока 3 пам ти микрокоман записываетс регистр 27 микрокоман с искажени ми, то на элементе ИЛИ 10 по вл етс сигнал. При этом сигналы микроопераций на выходе 25 микроопераций устройства не поступают , адрес очередной микрокоманды с выходов блока 23 формировани адреса 23 на регистр 20 адреса не поступает, сигнал на выходе элемента И 38 отсутствует.If the micro-command is the standard of the failed micro-command, when reading from the micro-memory block 3 of the micro-manuster, the register of 27 microomans is written with distortions, a signal appears on the OR 10 element. At the same time, micro-operation signals at the output 25 of the device’s micro-operations do not arrive, the address of the next micro-command from the outputs of the address-generation unit 23 is not received at the address-register 20, the signal at the output of the And 38 element is absent.
С поступлением тактового импульса второй фазы на вход 50 устройства на выходе коммутатора 1 формируетс сигнал, перевод щий триггер 2 в единичное состо ние. При этсм из блока 3 пам ти микрокоманд микрокоманда - эталон отказавшей ФIKpoкoмaнды считываетс повторно, в счетчик 13 записываетс едшница (его содержимое становитс равным дев ти ). Далее микропрограммное устройство функционирует анешогично первому считыванию микрокоманды эталона из блока 3 пам ти микрокоманд .With the arrival of the second-phase clock pulse at the device input 50, a signal is generated at the output of the switch 1 that converts the trigger 2 into one state. When the microinstructions microcommands from the memory block 3 are executed, the microcommand — the standard of the failed FIKpokomundy is read again; Next, the microprogram device functions anoshogically with the first reading of the standard microcommand from block 3 of the microcommand memory.
Если при повторном считывании микрокоманда - эталон не искажена, то она обрабатываетс аналогично обработке неискаженной микрокоманд при первом ее считывании. Если приIf the micro-command is not re-read when the micro-command is read again, then it is processed in the same way as the undistorted micro-commands are processed when it is first read. If at
повторном считывании в регистр 27 микрокоманд снова записана искаженна микрокоманда, то она считываетс из блока 3 пам ти микрокоманд третий раз. При этом микропрограммное устройство управлени функционирует аналогично как при первом и втором ее считывании.re-reading in the register of 27 micro-instructions the distorted micro-command is again written, then it is read from the block 3 of the micro-commands memory for the third time. At the same time, the firmware control device functions in the same way as during its first and second reading.
Если в течение сами, считываний микрокоманда - эталон записывает0 с в регистр микрокоманды 27 с искажением, то содержимое счетчикаIf within themselves, readings of a micro-command — the standard writes 0 s to the micro-command register 27 with distortion, then the contents of the counter
13становитс равным четырнадцати. При этом на втором выходе блока13 becomes fourteen. In this case, the second output of the block
14анализа по вл етс сигнал, идентифицирующий наличие отказа в уст5 ройстве . Этот сигнал поступает через элемент ИЛИ 57 на выход 58 отказа устройства и запрещает выдачу на схему тактовых импульсов первой и второй фазы через элементы14, a signal appears identifying the presence of a device failure. This signal enters through the OR element 57 at the output 58 of the device failure and prohibits the issuance of the first and second phase clock pulses through the elements
00
И 49 и 52.Both 49 and 52.
Отказ устройства наступает также , когда число отказавших микрокоманд превышает определенное число чеек блока 35 пам ти микроко5 манд.A device failure also occurs when the number of failed micro-instructions exceeds a certain number of cells of the micro-memory block 35.
Если количество отказавших микрокоманд становитс равным заданному числу, то на выходе дешифратора 56 по вл етс сигнал, иденти0 фицирующий отказ микропрограммного устройства управлени .If the number of failed microcommands becomes equal to the specified number, then a signal appears at the output of the decoder 56 identifying the failure of the microprogrammed control device.
При повторных обргицени х в процессе выполнени микропрограммы к отказавшим микрокомандам, дл которых в блоке 35 пам ти микрокоманд With repeated orgits during the execution of the firmware to the failed microcommands, for which in block 35 of the microinstructions memory
5 записаны Микрокоманды - эталоны , устройство функционирует следующим образом.5 recorded Microcommands - standards, the device operates as follows.
При поступлении тактового импульса первой фазы на вход 53 уст0 ройства из блока 21 пам ти микрокоманд и блока 43 пам ти параллельно считываетс информаци и записываетс соответственно в регистр 27 микрокоманды и в регистр 44. When a clock pulse of the first phase arrives at the input 53 of the device from the microcommand memory unit 21 and the memory unit 43 in parallel, the information is read and written respectively to the microcommand register 27 and the register 44.
5 При этом в регистр 44 записываетг 7 код адреса микрокоманды -эталона отказавшей микрокоманды, хран щейс в блоке 35 пам ти микрокоманд (третий режи работы устройства ) .5 At the same time, the register 44 records the 7 code of the address of the microcommand of the standard of the failed microcommand stored in the block of memory of microcommands 35 (the third mode of the device operation).
00
При этом на выходе элемента ИЛИ 48 по вл етс сигнал (ъ регист ре 44 записан ненулевой код ). Этот сигнал блокирует выдачу информации A signal appears at the output of the OR element 48 (in the register 44 a non-zero code is written). This signal blocks the release of information.
5 через группу элементов И 24. Форквфование сигнало на выходах элементов И 29, 36 и 42 разрешает формирование (жгналов на выходах группы элементов И 45 и на выходе эле0 мента И 47.5 through the group of elements And 24. Forcing the signal at the outputs of the elements And 29, 36 and 42 allows the formation (signals at the outputs of the group of elements And 45 and at the output of the element And 47.
Очередной тактовый импульс первой фазы формирует на выходе элемента И 47 сигнал, по которому из блока 35 пам ти микрокоманд по адресу , поступающему на его адресныеThe next clock pulse of the first phase generates at the output of the element And 47 a signal by which from the block 35 of the memory of micro-instructions to the address arriving at its address
5five
ВХОДЫ 63 с выходов группы элементов И 45 через группу элементов ИЛИ 34 считываетс микрокоманда - эталон отказавшей микрокоманд и записываетс в регистр 27 микрокоманды.INPUTS 63 from the outputs of a group of elements AND 45 through a group of elements OR 34 a micro-command is read, a standard of the failed micro-commands, and written to the register 27 of the micro-commands.
Сигнал с выхода элемента И 47, пройд через элемент 54 задержки и элемент ИЛИ 55, установит в нулевое состо ние, pentстр 44.The signal from the output of the element And 47, having passed through the element 54 of the delay and the element OR 55, will set to the zero state, pentstr. 44.
Далее устройство функционирует аналогично как в первом, втором и третьем режимах работы.Further, the device functions in the same way as in the first, second and third modes of operation.
Таким образом, избирательность при обновлении информации, т.е. замена при искажении одной из микрокоманд сегмента не всего сегмента микрокоманд, а только отказавшей микрокоманды микрокомандой эталоном и последующее ее использование вместо отказавшей позвол етThus, selectivity when updating information, i.e. replacement when one of the microcommands of the segment is distorted not by the entire microcommand segment, but only by the failed microcommand by the microcommand reference and its subsequent use instead of the failed one allows
существенно повысить быстродействие микропрограммного устройства управлени .significantly increase the speed of the firmware control device.
Кроме того, выполнение вместо отказавших микрокоманд соответствую тих им микрокоманд - этгшонов, хран ишхс в третьем блоке пам ти микрокоманд позвол ет существенно повысить отказоустойчивость функционировани микропрограммного устройства управлени , позвол ет использовать его в системах с накоплением отказов.In addition, the execution of instead of the failed microinstructions corresponding to these microinstructions - etgshonov, stored in the third memory block of microinstructions allows to significantly increase the fault tolerance of the operation of the microprogrammed control unit, allows its use in systems with the accumulation of failures.
Применение предлагаемого устг ройства управлени в качестве .микропрограммного устройства управлени , позволит повысить быстродействие и отказоустойчивость последних .The use of the proposed control device as a microprogram control device will improve the speed and resiliency of the latter.
7070
dd
ЛL
7777
& 75& 75
1one
10167821016782
7J7J
7г7g
7676
Фаг. 2Phage. 2
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU813363500A SU1016782A1 (en) | 1981-12-10 | 1981-12-10 | Multi-program control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU813363500A SU1016782A1 (en) | 1981-12-10 | 1981-12-10 | Multi-program control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1016782A1 true SU1016782A1 (en) | 1983-05-07 |
Family
ID=20985839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU813363500A SU1016782A1 (en) | 1981-12-10 | 1981-12-10 | Multi-program control device |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1016782A1 (en) |
-
1981
- 1981-12-10 SU SU813363500A patent/SU1016782A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Патент Англии 1444175, кл. G 4А, 1975. 2.Авторское свидетельство СССР №656066, кл. G 06 F 15/00, G 06 F 11/00, 1979.. 3.Авторское свидетельство СССР №667968, кл. G 06 F 15/00, 1979 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1016782A1 (en) | Multi-program control device | |
| SU1027726A1 (en) | Microprogrammed control device | |
| SU934472A1 (en) | Microprogramme-control device | |
| SU942163A2 (en) | Self-shecking storage device | |
| SU1649539A1 (en) | Device of microprogramm control | |
| SU1476465A1 (en) | Microprogram control unit | |
| SU1594533A1 (en) | Microprogram control device with check and restoration | |
| SU983712A1 (en) | Program run checking device | |
| SU645208A1 (en) | Self-checking storage | |
| SU1550626A1 (en) | Code correction device | |
| SU809183A1 (en) | Device for microprogram control with monitoring | |
| SU1056193A1 (en) | Device for control of microprogram restoration of fault | |
| SU1365091A1 (en) | Microprogram processor | |
| SU1275457A1 (en) | Microprogram processor | |
| SU1483494A2 (en) | Memory with error detection | |
| SU1273926A1 (en) | Adaptive module of microprogram control device | |
| SU1275442A1 (en) | Microprogram control device | |
| SU1310818A1 (en) | Microprogram control device | |
| SU1599862A1 (en) | Device for monitoring microprocessor | |
| SU1024920A1 (en) | Microprogramme control device | |
| SU1180888A1 (en) | Microprogram control device | |
| SU824319A1 (en) | Self-checking storage | |
| SU1164709A1 (en) | Device for correcting microcommands | |
| SU744577A1 (en) | Device for test checking of memory | |
| SU1424060A1 (en) | Storage with self-check |