SU1008746A1 - Устройство дл контрол переписи информации перезагружаемой управл ющей пам ти процессора - Google Patents

Abstract

1. .УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕПИСИ ИНФОРМАЦИИ ПЕРЕЗАГРУЖАЕМОЙ УПРАВЛЯЮЩЕЙ ПАМЯТИ ПРОЦЕССОРА, содержащее сдвигающий регистр, регистр данных и блок управлени , причем первый выход сдвигающего регистра соединен с первым входом блока управлени , первый выход которого соединен с информационным входом регистра данных, отличающеес  тем, что, с целью повышени  достоверности, в него введены блок выделени  команды,блок анализа лишнегобита,блок повторного считывани  и блок проверки и определени  номера байта, причем второй выход блока управлени  соединен с первыми входами блока повторного считывани , блока анализа лишнего бита и блока проверки и определени  номера байта, первый, второй и третий выходы которого соединены соответственно с вторым , третьим входами блока повтор;ного считывани  и с первым входом  блока выделени  команды, первый. второй и третий выходы которого соединены соответственно с информационным выходом устройства,с вторым входом блока проверки и определени  номере байта и управл ющим входом регистра данных, управл ющий и информационный выходы которого соединены соответственно с вторым и третьим входами блока выделени  команды, четвертый , п тый и шестой входы которого соединены соответственно с третьим, четвертым и первым выходами блока управлени , п тый, шестой, и седьмой выходы которого соединены соответственно с вторым, третьим и четвертым входами блока анализа лишнего бита, (Л первый, второй и третий выходы которого соединены соответственно с четвертым входом блока повторного считывани , входом сдвигающего, регистра и вторым входом блока управлени , восьмой выход которого соединен с третьим входом блока проверки и определени  номера байта и седьмым в5содом блока выделени  команды, восьмой вход которого со- оо единен с управл ющим входом устройства и с четвертым входом блока про4 верки и определени  номера байта, О5 п тый вход которого соединен с вторым выходом сдвигающего регистра, информационный и сбросовый входы устройства соединены соответственно с п тым входом блока анализа лишнего бита и с п тым входом блока повторного считывани , первый, второй ,и третий выходы которого соединены соответственно с первым и вторым управл ющими выходами устройства и с третьим входом блока управлени .

Description

2. Устройство по п. 1, о т л и .чающеес  тем, что блок управлени  содержит первый и второй элементы И, элемент НЕ, генератор импульсов, синхронизатор, триггер стартового бита и селектор, причем выходы селектора, первого элемента И, сбросовый выход синхронизатора , первый и второй выходы синхронизатора  вл ютс  соответственно первым, вторым , третьим, четвертым и п тым выходами блока, первый и второй входы блока соединены соответственно с первым .входом второго элемента через элемент НЕ и первым входом синхронизатора, третий вход блока соединен с информационным входом селектора и информационным входом триггера стартового бита, выход которого соединен с первым входом первого элемента И, шестым выходом блока и вторым входом второго элемента И, выход которого соединен с управл ющим входом селектора и  вл етс  седь , мым выходом блока, восьмой выход блока соединен с выходом генератора импульсов и вторым входом синхронизатора , третий выход которого соединен со сбросовым входом триггера стартового бита, синхронизирующий вход которого соединен с вторым входом первого элемента И и четвертым выходом синхронизатора, второй выход которого соединен с Tpetbим входом второго элемента И.

3. Устройство по п. 1, о т. ,л ичающеес  тем, что блок выделени  команды содержит регистр команд, мультиплексор, триггер приема команды, триггер командного байта , триггер конца команды, дешифратор ,, причем выход мультиплексора, первый и второй выходы дешифратора  вл ютс  соответственно первым, вторым и третьим выходами блока, первый, второй, третий, четвертый, п тый и шестой входы блока соединены соответственно со сбросовым входом триггера командного байта, синхронизирующим входом триггера командного байта, первым, вторым информационными входами мультиплексора, первым.входом триггера конца коман|ды и управл ющим входом мультиплексора , третий информационный вход которого соединен с седьмым входом блока f4 информационным входом регистра команд , восьмой вход блока соединен с

синхронизирующим входом триггера приема команды, инверсный выход которого соединен с информационным уходом триггера командного байта и вторым входом триггера конца команды , выход которого соединен со сбросовым входом триггера приема команды , пр мой выход которого соединен с третьим входом триггера конца команды , четвертый вход которого;,соединен с третьим выходом дешифратора , вход которого соединен с четвертым информационным входом мультиплексора и с выходом регистра ко- манд, управл ющий вход которого соединен с информационным входом триггера приема команды и с выходом трипрра командного байта.

t. Устройство по п. 1, о т л и чающеес  тем, что блок анализа лишнего бита содержит первый и второй триггеры, триггер лишнего бита, триггер проверки, счетчик импульсов, первый-и второй элементы ИЛИ, элемент НЕ, первый, второй, третий, четвертый и п тый элементы И, причем выходы п того элемента И, первого элемента ИЛИ и первый выход счетчика импульсов  вл ютс  соответственно первым, вторым и третьим выходами блока, первый, второй и третий входы блока соединены соответственно с/ первым входом четвертого элемента И, со сбросовым входом триггера лишнего бита и первым входом п того элемента И, который также соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом триггера лишнего бита , первый вход кото-, рого соединен с первым входом первого триггера, вторым входом п того элемента И, четвертым входом блока и входом элемента НЕ, выход которого соединен с третьим входом четвертого элемента И и с первым вхо1ДОМ триггера проверки, выход и второй вход которого соединены соответственно с вторым входом триггера лишнего бита и с вторым выходом счетчика импульсов, третий и четвертый выходы которого соединены соответственно с вторым входом первого триггера и первым входом второго триггера , второй вход которого соединенс п тым выходом счетчика импульсов и с третьим входом первого триггера.

пр мой выход которого соединен с третьим входом второго триггера и первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с пррвым входом счетчика импульсов, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен

.с инверсным выходом первого триггера и четвертым входом второго триггера , инверсный и пр мой выходы которого соединены соответственно с вторым входом второго элемента.И и первым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, п тый вход блока соединен с третьим вхо дом второго элемента И, вторыми входами первого и Tpetbero элементов И, четвертым входом первого триггера и п тым входом второго триггера, сбросовый вход триггера проверки соединен с вторым входом первого триггера. .

Ь. Устройство по п. 1, о т л и .чающеес  тем, что блок повторного считывани  содержит триггер повтора и триггер останова, счетчик повторений, элемент И, первый и второй элементы ИЛИ, элемент НЕ, причем выходы триггера останова и элемента И  вл ютс  соответственно первым и вторым выходами блока, первый, второй, третий и четвертый входы блока соединены соответственно со сбросовым входом триггера првтора , первым входом первого элемента ИЛИ, вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, выход которого соединен с установочным входом триггера останова , сбросовый вход которого соединен с п тым входом блока и сбросовым входом счетчика повторений, аыход которого соединен с вторым входом второго элемента ИЛИ и с первым вхо- дом элеменда И через элемент НЕ, второй вход элемента И соединен с выходом триггера повтора, установочный вход которого соединен с третьим вы;ходом блока, выходом первого элемента ИЛИ и со счетным входом счетчика повторений.

6. Устройство по п. 1, о т л ичающеес  тем, что блок проверки и определени  номера байта содержит элемент ИЛИ, элемент И, первый и второй сумматоры по модулю два триггер ошибки счета и счетчик байтов , причем выходы элемента ИЛИ и второго сумматора по модулю два  вл ютс  соответственно первым и вторым выходами блока, первый, второй , третий и четвертый входы блока соединены соответственно со счетным вхр-дом счетчика байтов, первыми входами элемента И, втррого сумматора по модулю два и первого сумматора по модулю два , выход которого соединен с вторым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом триггера ошибки счета, сбросовый вход которого соединен с п тым входом блока и со сбросовым входом счетчика байтов, первый , второй и третий выходы которого соединены соответственно с установочным входом триггера ошибки счета, вторым .входом первого сумматора по модулю два и вторым входом второго сумматора по модулю два, подключенным к третьему выходу блока.

V .

1

Изобретение относитс  к вычи слительной технике и может быть применено в процессорах и устройствах, использующ14Х микропрограммный принцип работы Vi перезагружаемую с помощью пультового накопител  управл ю|цую пам ть.

Известно устройство дл  контрол  неисправностей с помощью тестов, наход щихс  во внешних запоминающих устройствах. При этом группа тестов , обнаруживающих неисправность, считываетс  через канал в оперативное запоминающее устройство , и Последующими действи ми центрального

процессора управл ет специальна  дополнительна  схема, котора  предназначена дл  проверки машины на примерах этих тестов t О

Недостатком указанного устройства  вл етс  наличие лишь стандартных видов контрол  ( по паритету, контрольное суммирование/, которые не позвол ют переписывать в пам ть информацию с высокой достоверностью , так как значительна  часть системы (канал, оперативное запоминающее устройство, дополнительные схемы, необходима  дл  переписи информации в пам ть, не должна вносить ошибку, что в деист1вительности не всегда имеет место. Все это осложн ет контроль и требует обслуживающего персонала высокой квалификации. Известно устройство дл  контрол  и диагностики процессора, использующее метод раскрутки, позвол ющий использовать микропрограммнлг управление дл  диагностики неисправностей . При проверке исправности оборудовани  этапу микродиагностики предшествует подготовительный этап, которым управл ет оператор с пульта машины. В устройство входит включаема  с пульта процессора диагностическа  аппаратура: сдвиговый регистр, счет чик адреса и схема управлени , обес печивающие проверку некоторой облас ти пам ти в режимах . записи, считывани  О (1); селекторный кйнал (который предварительно не провер етс ) , запоминающее устройство на магнитной ленте с записанными на ней тестами,и специальный регистр дл  кодов тестовых операций. Дальше процесс контрол  и диагностики проц сора на базе этого оборудовани  про текает автоматически по методу раск рутки 2 . Одним из недостатков устройства  вл етс  значительный объем непрове р емого оборудовани , используемый в. качестве диагностического  дра (канал, пам ть, диагностическа  апп ратура) , вторым - необходимость участи  человека с достаточно высокой квалификацией дл  проверки и на ладки  дра. Кроме того, загружаемые диагностические тесты не имеют специального контрол , а контролируютс  V. W стандартной аппаратурой по паритету (так как используютс  общие сред ства дл  загрузки и пам ть). Наиболее близким к предлагаемому  вл етс  устройство дл  контрол  и диагностики неисправностей процессо ра, включающее блок сдвигающего регистра , вентили дл  приема байта, однобайтовый регистр, дешифратор и блок регистра данных, содержащий i трехбайтовый регистр и логику управлени . Устройство позвол ет диагностировать центральный процессор и загружать микропрограммы в перезагружаемую управл ющую пам ть посредством ввода управл ющей информации и данных через блок сдвигающего регистра и блок регистра данных. С помощью управл ющего регистра процессора производитс  воздействие на различные контролируемые элементы процессора и результат воздействи  записываетс  в пам ть дл  последующего анализа з. Недостатком известного устройства  вл етс  отсутствие специальных видов контрол , контролирующих расположение информации на носителе и перепись в перезагружаемую управл ющую пам ть с высокой достоверностью . Известно, что уменьшить потери от сбоев и отказов, порождающих ошибки, можно, предотвратив распространение ошибки в вычислительном процессе, так как в противном случае усложн етс  и удлин етс  процедура проверки правильности работы и определение неисправностей. Дл  этого необходимо обнаружить по вление ошибки возможно ближе к моменту ее возникновени . Используемый в устройстве контроль , включающий только контроль по паритету, не позвол ет с высокой достоверностью контролировать процессор и вводимую в него информацию. Цель изобретени  - повышение достоверности . Поставленна  цель достигаетс  тем, что в устройство, содержащее сдвигающий регистр, регистр данных и блок управлени , причем первый выход сдвигающего регистра соединен с первым входом блока управлени , первый выход которого соединен с информационным входом регистра данных, дополнительно введены блок выделени  командь блок анализа лишнего бита, блок повторного считывани  и блок проверки и определени  номера байта, причем второй выход блока управлени  соединен с первыми входами блока повторного считывани , блока анализа лишнего бита и блока проверки и определени  номера байта, первый, ВТОРОЙ и третий выходы кото-. рого соединены соответственно с BTOрым , третьим входами блока повторного считывани  и с первым входом блока выделени  команды, первый, второй и третий выходы которого.сое динены соответственно с информационным- входом устройства, с вторым входом блока проверки и определени  но мера байта и управл ющим входом регистра данных, управл ющий и информационный . выходы которого соединены соответственно с вторым и третьим , входами блока выделени  команды, чет вертый, п тый и шестой входы которого соединены соответственно с третьим , четвертым и первым выходами блока управлени , п тый, шестой и седьмой выходы которого соединены со .ответственно с вторым, третьим и четвертым входами блока анализа лиш него бита, первый, второй и третий выходы которого соединены соответственно с четвертым входом блока по торного считывани , входом сдвигающего регистра и вторым входом блока управлени , восьмой выход которого единен с третьим входом блока проверки и определени  номера байта и седьмым входом блока выделенг   команды , восьмой вход которого соединен с управл ющим входом устройства и с четвертым входом блока проверки и определени  номера байта, п тый вход которого соединен с вторым выходом сдвигающего регистра, информационный и сбросовый входы устройства соединены соответственно с п тымвходом блока анализа лишнего бита и с п тым входом блока првторного считывани , первый, второй и третий выходы которого соединены со ответственно с первым и вторым управл ющими выходами устройства и с третьим входом блока управлени . Блок управлени  содержит первый и второй элементы И, элемент НЕ, ге нератор |и мпульсов, синхронизатор, триггер стартового бита и селектор причем выходы селектора,первого элемента И, сбросовый выход синхронизатора, первый и второй выходы синхронизатора  вл ютс .соответственно первым, вторым, третьим , четвертым .и п тым выходами блока , первый и вторюй входы блока сое динены соответственно с первым входом второго элемента И через элемен НЕ V) первым входом синхрониза тора , третий вход блока соединен с информационным входом селектора и информационным входом триггера стартового бита, выход которого со (единен с первым входом первого элемента И, шестым выходом блока и вторым входом .второго элемента И, вы- .. ход которого соединен с управл ющим входом селектора и  вл етс  седьмым выходом блока восьмой выход блока соединен с выходом генератора импульсов и вторым входом синхронизатора, третий выход которого соединен со сбросовым входом триггера, стартс ого бита, синхрон 1зирующий вход которого соединен с вторым входом первого элемента И и четвертым выходом синхронизатора, второй выход которого соединен с третьим входом второго элемента И. Блок выделени  команды содержитрегистр команд, мультиплексор, . триггер.приема команды, триггер командного байта, триггер конца-ка, манды, дешифратор, причем выход мультиплексора, первый и второй выходы дешифратора  вл ютс  соответственно первым, вторым и третьим выходами блока, первый, второй, третий, четвертый, п тый и шестой входы блока соединены соответственно со сбросовым входом триггера командного байта, синхронизирующим входом триггера командного байта, первым, вторым информационными входами мультиплексора, первым входом триггера конца команды и управл юи и входом мультиплексора, третий информационный вход которого соединен с седьмым входом блока и информационным входом регистра команд, восьмой вход блока соединен с синхронизирующим входом триггера приема команды , инверсный выход которого соединен с информационным входом триггера командного байта и вторым входом -триггера конца команды, выход . которого соединен со сбросовым входом триггера приёма команды, пр мой .выход которого соединен с третьим входом триггера конца команды,,четвертый вход которого соединен с третьим выходом дешифратора, вход которого соединен с четверым информационным входом мультиплексора и с выходом регистра команд, управл ющий вход которого соединен с информационным входом триггера приема команды и с выходом триггера командного байта. 7 При этом блок, анализа лишнего бита содержит первый и второй триггеры , триггер лишнего бита, триггер проверки,-счетчик импульсов, первый и второй элементы ИЛИ, элемент НЕ, первый, второй, третий , четвертый и п тый элементы И, причем выходы п того элемента И, первого элемента ИЛИ и первый выход счетчика импульсов  вл ютс  соответственно первым, вторым и третьим выходами блока, первый., второй и третий вхоДы блока соединены соответственно с первым входом четвертого элемента И, котор также соединен с вторым входом четв того элемента И, выход кото|эрго сое динен с первым входом первог элемента ИЛИ, второй вход которого соединен с выходом триггера лишнего бита, первый вход которого соединен с первым входом первого триггера, вторым входом п того элемента И, че вертым входом блока и входом элемен та НЕ, выход которого соединен с третьим входом четвертого элемента , и с первь1м входом триггера проверки выход и второй вход которого соединены -соответственно с вторым входом .триггера лишнего бита и.с вторым выходом счетчика импульсов, третий четвертыйвыходы которого соединены соответственно с вторым входом первого триггера и первым входом второго триггера, второй вход которого соединен с п тым выходом счетчика импульсов и с третьим входом первого триггера, пр мой выход которого соединен с третьим входом второго триггера и первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ,выход которого соединен с первым входом счетчика импульсов второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с инверсным выходом первого триггера и четвертым входом . второго триггера, инверсный и пр мой выходы которого соединены соответственно с вторым входом второго Jэлeмeнтa И и первым входом третьего, элемента И, выход которого соединен с вто(эым входом второго элемента ИЛИ, п тый вход блока соединен с третьим входом второго элемента И, вторыми входами первого и третьего элементов И, четвертым входом первого триггера и п тым входом второго триггера, сбросовый вход триггера 8 с вторым входом пер 6 проверки соединен вого триггера. Кроме того, блок повторного счит ывани  содержит триггер повтора tИ; триггерf останова, счетчик повторений , элемент И, первый и второй элементы ИЛИ, элемент НЕ, причем выходы триггера останова и элемента И  вл ютс  соответственно первым и вторым выходами блока, первы.й, второй, третий , четверты.й входы блока соединены соответственно со сбросовым входом триггера повтрра., первым входом первого элемента ИЛИ, вторым ) входом первого элемента ИЛИ и первым входом второго элемента ИЛИ, выход которого соединен с установочным входом триггера останова, сбросовый вход которого соединен с п тым входом блока И сбросовым входом счетчика повторений , выход которого соединен с вторым входом второго элемента ИЛИ и с Первым входом элемента И через. элемент НЕ, вторЬй вход элемента И соединен с выходом триггера повтора , установочный вход которого соединен с третьим выходом блока, выходом первого элемента ИЛИ и со счетным входом счетчика повторений; Блок проверки и определени  номера байта содержит элемент ИЛИ. элемент И, первый и второй сумматоры по модулю два , триггер ошибки счета и счетчик байтов, причем выходы элемента ИЛИ и второго сумматора по модулю два  вл ютс  соответственно первым и вторым выходами блока, первый, второй, третий и чехвертый входы блока соединены соответственно со счетным входом счетчика байтов, первыми входами элемента И, второго, сумматора по модулю два и первого сумматора по модулю два, выход которого соединен с вторым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с вь1ходом триггера ошибки счета, сбросовый вход которого соединен с п тым входом блока и со сбросовым входом счетчика байтов, первый, второй и третий выходы которого соединены соответственно с установочным :входом триггера ошиб ки счета, вторым входом первого сумматора по модулю два и вторым входом второго сумматора по модулю два подключе.нным к третьему выходу блока . На фиг, 1 приведена структурна  схема устройства дл  контрол  переписи информации перезагружаемой управл ющей пам ти процессора; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - то же, блока выделени  команды; на фиг. - т же, блока анализа лишнего бита; на фиг. 5 - то же, блока повторного считывани  ; на фиг. 6 - то же, блока проверки и определени  номера байта. Устройство дл  контрол  переписи информации перезагружаемой управл ющей пам ти процессора -(фиг. 1) содержит сдвигающий регистр 1 регист . блок 2 данных,.блок 3 управлени , выделени  команды, блок 5 анализа лишнего бита, блок 6 повторного считывани  и блок 7 проверки и опре делени  номера байта. Устройство со держит также информационный выход 8 устройства, первый управл к ций выход устройства 9| второй управл ющи выход 10 ус.тройства, управл ющий вход 11 устройства, сбросовый вход 12устройства, информационный вход 13устройства. . Блок 3 управлени  (фиг. 2) содержит первый элемент И 1, второй элемент И 15, элемент НЕ 16, генера тор Г/ импульсов, синхронизатор 18, триггер 19 стартового бита, селекто 20. На фиг. 2 цифрами 5-7 обозначены номера блоков, с выходами которых соединены входы данного блока, а цифрами 2,,6,5 и 7- номера бло. К.О8, с которыми соединены выходы данного блока. . Блок k выделени  команды (фиг.З) содержит регистр 21 команд, мультиплексор 22, триггер 23 приема команды , триггер 2 командного бййта, триггер 25 конца команды, дешифратор 2б. На фиг. 3 цифрами 2,3 и 7 обозначены номера блоков, с выходами .которых соединены входы данного блока, а цифрами 2,7 - номера блоко с которыми соединены выходы данного блока. Блок 5 анализа лишнего бита (фиг.) содержит первый триггер 27, второй триггер 28, триггер 29 лишнего бита триггер 30 проверки, счетчик 31 импульсов , первый элемент ИЛИ 32, вто рой элемент ИЛИ 33, элемент. НЕ 3, первый элемент И 35, второй элемент И 36, третий элемент И 37, четверты элемент И 38, п тый элемент И 39. 1 6 На.фиг. цифрой 3 обозначен номер блока, с выходами которого соединены входы данного блока, а цифрами 1,3 и 6 - номера блоков, с которыми соединены выходы данного блока. БЛОК 6 повторного считывани  (фиг. 5) содержит триггер Q повтора , триггер 4 останова, счетчик,. k2 повторений, элемент И , первый элемент ИЛИ kk, второй элемент ИЛИ k. элемент НЕ 46. На фиг. 5 цифрами 3,5 и 7 обозначены номера блоков, с выходами которых соединены входы данного блока а цифрой 3 - номер блока, с которым соединен третий выход данного блока. Блок 7 проверки и определени  номера байта (фиг. 6) содержит элемент ИЛИ 7, элемент И .48, первый сумматор ЦЭ по модулю два, второй сумматор 50 по модулю два, триггер 51 ошибки счета, счетчик 52 байтов. На фиг. 6 цифрами 1,3 и 4 обозначены номера блоков, с выходами которых соединены входы данного блока, а цифрами 4 и 6 - номера блоков, с которыми соединены выходы данного блока. В устройстве дл  контрол  переписи информации перезагружаемой управл ющей пам ти процессора первый выход сдвигающего регистра 1 соединен с первым входом блока 3 управлени  , первый выход которого соединен с информационным входом регистра 2 данных, причем второй выход блока 3 управлени  соединен с первыми входами блока 6 повторного считывани , блока 5 анализа лишнего бита и блока 7 проверки и определени  номера байта, первый, второй и третий выходы которого соединены соответственно с вторым, третьим входами блока 6 повторного считывани  и с первым входом блока 4 выделени  команды. Первый, второй и третий выходы блока 4 выделени  команды соединены соответственно с информационным выходом 8 устройства, с вторым входом блока 7 проверки и определени  номера байта и управл ющим входом регистра 2 данных. Управл ющий и информационный выходы регистра 2 данных соединены соответственно с вторым и третьим входами блока 4 выделени  команды, четвертый, п тый и шестой входы которого соединены соответст венно с третьим, четвертым и первым выходами блока 3 управлени . П тый , шестб 1 и седьмой выходы блока , управлени  соединены соответстренно с вторым, третьим.и четвертым входами блока 5 анализа лишнего бита, первый, второй и третий выходы которого соединены соответственно с четвертым входом блока 6 повторного считывани , входом сдвигающего регистра 1 и вторым входом блока 3 уп равлений. Восьмой выход блока 3«управлени  соединен с третьим входом блока 7 проверки и определени  номера байта .и седьмым входом блока t выделени  команды, восьмой вход которого соединен с управл ющим входом устройства 11 и с четвертым входом блока 7 проверки и определени  номера байта, п тый вход которого соединен с вторым выходом сдвигающего регистра 1. Информационный 13 и сбросовый 12 входы устро ства соединены соответственно с п тым входом блока 5 анализа лишнего бита и с п тым входом блока 6 повторного считывани , первый, второй и третий выходы которого соединены соответственно с первым 9 и вторым .10 управл ющими выходами устройства и с третьим входом блока 3 управлени . .. В блоке 3 управлени  (фиг.2) выходы селектора 20, первого элемента И I, сбросовый выход синхронизатора 18, первый и второй выходы син ронизатора 18  вл ютс  соответствен но первым, восьмым, вторым, третьим и п тым выходами блока. Третий и второй входы блока 3 управлени  сое нены соответственно с первым входом второго элемента И 15 через элемент НЕ 16 и первым входом синхронизатора 18. Первый вход блока 3 управлени  соединен с информационным входом селектора 20 и информационным входом триггера 19 стартового бита, выход которого соединен с первым входом первого элемента И 1Л, седьмым выходом блока и вторым входом второго элемента И 15. Выход второг элемента И 15 соединен с управл ющим входом селектора 20 и  вл етс  четвертым выходом блока. Шестой выход блока 3 управлени  соединен с выходом генератора 17 импульсов и вторым , входом синхронизатора 18, третий выход которого соединен со сбро совым входом триггера 19 стартового ;бита. Синхронизирующий вход триггера 19 стартового бита соединен со вторым входом первого элемента И Т ; и четвертым выходом синхронизатора 18. второй выход которого соединен с третьим входом второго элемента И 15. В блоке выделени  команды (фиг. 3) выход мультиплексора 22, первый и второй выходы дешифратора 2б  вл ютс  соответственно первым, вторым и третьим выходами блока. Четвертый, седьмой, третий, первый, второй и восьмой входы блока k выделени  команды соединены соответственно со сбросовым входом триггера 2А командного байта, синхронизирующим входом триггера 2 командного байта, первым, вторым информационными входами мультиплексора 22, первым входом триггера 25 конца команды, управл ющим входом мультиплексора 22. Третий информационный вход мультиплексора 22 соединен с шестым входом блока k выделени  команды и информационным входом регистра 21 команд . П тый вход блока 4 выделени  команды соединен с синхронизирующим входом триггера 23 приема команды, инверсный выход которого соединен с информационным входом триггера 2 командного байта и вторым входом триггера 25 конца команды. Выход триггера 25 конца команды соединен со сбросовым входом триггера 23 приема команды, пр мой выход которого соединен с третьим входом триггера 25 .конца команды, четвертый вход которого соединен с третьим выходом дешифратора 2б, вход которого соединен с четвертым информационным входом мультиплексора 22 и с выходом регистра 21 команд, управл ющий вход которого соединен с информационным входом триггера 23 приема команды и с выходом триггера командного байта. В блоке 5 анализа лишнего бита (фиг. k) выходы п того элемента И 39, первого эле.мента ИЛИ 32 и первый выход счетчика 31 импульсов  вл ютс  соответственно вторым, первым и третьим выходами блока. Четвертый, первый и второй входы блока 5 анализа лишнего бита соединены соответственно с первым входом четвертого элемента И 38, со сбросовым входом триггера 29 лишнего бита и первым- входом п того элемента И 39, который также соединен со вторым входом четвертого элемента 13 и 3, выход ксрторого соединен с первым входом первого элемента ИЛИ второй вход которого соединен с вы ходом триггера 29 лишнего бита. Первый вход триггера 29 лишнего бита соединен с первым входом первого триггера 27, вторым входом п того элемента И 39, п тым входом Яблока и входом элемента НЕ 3, вых которого соединен с третьим входом четвертого элемента И 38 и с первым входом триггера 30 проверки . Выход и второй вход триггера 3 проверки соединены соответственно с вторым входом триггера 29 лишнего бита и с вторым.выходом счетчика 31 импульсов, третий и четвертый выходы которого соединены соответственно с вторым входом пер вого триггера 27 и первым входом второго триггера 28. Второй вход второго триггера 28 соединен с п тым выходом счетчика 31 импульсов и с третьим входом первого триггера 27, пр мой выход которого соединен с третьим входом второго триггера 28 и первым входом первого элемента И 3i). Выход первого элемента И 35 соединен с первым входом второго элемента ИЛИ 33 выход которого соединен с первым входом счетчика 31 импульсов, второй вхор которого соединен с выходом второго элемента И Зб, первый вход которого соединен с инверсны выходом первого триггера 27, сбросовым входом триггера 30 проверки и четвертым входом второго триггера 28. Инверсный и пр мой выходы второго триггера 28 соединены соот ветственно со вторым входом второг элемента И Зб и первым входом трет его элемента И 37, выход которого соединен с вторым входом второго э мента ИЛИ 33 . Третий вход блока i анализа лишнего бита соединен с третьим входом второго элемента И вторыми входами первого элемента И и третьего элемента И 37, четвертым входом первого триггера 27 и п тым входом второго триггера 28. В блоке 6 повторного считывани  (фиг. 5) выходы триггера 41 остано ва и элемента И 43  вл ютс  соответственно вторым и первым выходами блока. Первый, четвертый, второ и третий входы блока 6 повторного считывани  соединены соответственн со сбросовым входом триггера 0 б повтора, первым входом первого элемента ИЛИ 4, вторым входом первого элемента ИЛИ 4 и первым входом второго элемента ИЛИ ij. Выход второго элемента ИЛИ 5 соединен с установочным входом триггера 41 останова , сиросовый вход которого соединен с п тым входом блока и сбросовым входом счетчика 42 повторений, выход которого соединен с вторым входом второго элемента ИЛИ 45 и с первым входом элемента И 43 через ; элемент НЕ 46. Второй вход элемента И 43 соединен с третьим выходом блока 6 повторного считывани , выходом первого элемента ИЛИ 44 и со счетным входом счетчика 42 повторений. В блоке 7 проверки и определени  номера байта (фиг. 6) выходы элемента ИЛИ 4 и второго сумматора 50 по модулю два  вл ютс  соответственно первым и вторым выходами блока. Третий, второй, четвертый и п тый входы блока 7 проверки и определени  номера байта соединены соответственно со счетным входом счетчика 52 байтов, первыми входами элемента И 48, второго сумматора 50 по модулю два и первого сумматора 49 по модулю два, выход которого соединен с вторым входом . мента ИЛИ 47, второй вход котоорг о.. соединен с выходом триггера 51 оши.бки счета; сбросовь й вход которого соединен с первым входом блока и со сбросовым входом счетчика 52 байтов . Первый, второй и третий выходы счетчика 52 байтов соединены соответственно с установочным входом триггера 51 ошибки счета, вторым входом первого сумматора 49 по модулю два и вторым входом второго сумматора 50 по модулю два , который также  вл етс  третьим выходом блока. Устройство работает следующим образом . Информаци , записанна  на носителе пультового накопител , побитно поступает через блок 5 анализа лишнего бита в дес тиразр дный сдвигающий регистр 1, где после каждого прин того бита производитс  сдвиг на один разр д. Информаци  на носителе расположена в виде секторов (зон) по 255 байтов в секторе. Передача каждого байта начинаетс  со стартового бита, после которого выдаютс  информационные биты и контрольный. Следующий стартовый бит дл  последующего байта  вл етс  одновременно стоповыгл дл  п реданного байта. В промежутках между .всеми видами битов на носителе сфо мированы временные биты, которые также поступают в предлагаемое уст ройство дл  запуска синхронизатора вырабатывающего синхроимпульсы, ко торые обеспечивают прием поступающих битов в сдвигающий регистр 1, контроль принимаемой информации и передачу ее 6 регистр 2 данных или регистр 21 команд блока 4 выделени  команды. Каждый раз в момент приема очер ного бита информации в блоке Ь ана лиза лишнего бита осуществл етс  проверка на отсутствие лишнего бита . В промежутке между началом запуска синхронизатора и формированием синхроимпульса, стробирующего следующий за временным битом инфор мационный бит, не должно .быть информационного бита. Если последний в блоке J анализа лишнего бита обнаружен, это означает, что . скорость поступлени  информации изменилась и принимаема  информаци  будет искажена. Проконтролированные таким образом информационные биты последовательно поступают в сдвигающий 1 ре гистр и заполн ют его. Как только регистр будет заполнен,в блоке Ij анализа лишнего бита осуществл етс  проверка на наличие стопового бита прин того байта, сли таковой есть, информаци  передаетс  в регистр 21 команд блока k выделе ни  команды или регистр 2 данных. Информаци , накопленна  в четыфехбайтовом регистре 2 данных, в дальнейшем передаетс  в перезагружаемую управл ющую пам ть процессора через информационный выход устройства 8. В процессе передачи информации в пам ть в блоке 7 проверки и определени  номера байта осуществл етс  проверка правильности расположени  информации на носителе в смысловом отношении. Дл  этого третий разр д командного байта, определ емого в блоке 4 выделени  команды, кодируетс  нулем или единицей в зависимости от того, на каком месте (четном или нечетном ) записан данный байт на носителе. Так как каждый принимае- мый в сдвигающий регистр 1 байт подсчитываетс  в счетчике Ь2 байтов блока 7 проверки и определени  номера байта, то легко определить правильное расположение информации на носителе путем сравнени  значени  третьего разр да командного байта и первого младшего разр да счетчика 2 байтов. Несравнение указывает на ошибку. В случае возникновени  любой вышеописанной ошибки в блоке 6 повторного считывани  формируетс  сигнал повторени , поступающий в пультовой накопитель, по которому начинает с  считывание сначала сектора, на котором возникла ошибка. При устой- , чивой ошибке процесс повтор етс  до п тнадцати раз, после чего происходит останов, tcnn ошибка случайна и при повторном считывании не возникает , считывание информации продолжаетс  дальше. Блок 3 управлени  (фиг. 2) выполн ет функции управлени  и синхронизации работы всех блоков предлагаемого устройства и р аботает следующим образом. Генератор 17 импульсов вырабатывает временную последовательность импульсов, которые подаютс  на второй вход синхронизатора 18 и через шестой выход блока 3 управлени  - в блок 5 анализа лишнего бита. Синхронизатор 18 из временной последовательности 11мпульсов генератора 17 и по значению счетчика 31 импульсов, поступающему на первый вход синхронизатора 18 через второй вход блока 3 управлени  формирует последовательность из четырех синхроимпульсов на каждый цикл приема бита информации и сигнал сброса. Первый синхроимпульс поступает на синхронизирующий вход триггера 19 стартового бита, который запоминает текущее значение старшего разр да сдвигающего регистра 1, поступающего на информационный вход триггера 19 стартового бита через первый вход блока 3 управлени  после каждого сдвига. После очередного сдвига, когда старший разр д сдвигающего регистра 1 равен единице, устанавливаетс  триггер 19 стартового бита. Это означает, что в сдвигающий регистр 1 прин т байт. 1710 По единичному состо нию триггера ; 19 стартового бита и первому синхроимпульсу , поступающему на второй вход первого элемента И , на выходе последнего вырабатываетс  управ л гаций сигнал, который через восьмой выход блока 3 управлени  поступает на счетный вход счетчика 52 бай тов в блоке 7 проверки и определе- ни  номера байта, увеличива  содержи мое его на единицу. Кроме того, управл ющий сигнал поступает на синхро :низируюи ий вход триггерй 2k командного байта блока k выделени  команды По единичному состо нию триггера 1Э стартЪвого бита и второму синхроимпульсу , поступающему на третий вход второго элемента И 15, формируетс  стробирующий сигнал, который подаетс  на управл ющий вход селектора 20 и на синхронизирующий вход триггера 23 приема команды в блоке Ц выделени  команды через четвертый выход блока 3 управлени . По этому строби рующему сигналу байт информации, пос тупающий из сдвигающего регистра 1 .через первый вход блока 3 управле- ни  на информационный вход селектора 20, поступает с выхода селектора 20 через первый выход блока 3 управлени  в регистр 21 команд блока 4 выде лени  команды и в регистр 2 данных, Однако прием байта информации может происходить только или в регистре 2 данных, или в регистр 21 команд , Стробирующий сигнал формируетс  при отсутствии сигнала повторени  что соответствует единичному потенциалу на выходе элемента НЕ 1б, Сигнал повторени  поступает на вход элемента НЕ 16 из блока 6 повторного считывани  через третий вход блока 3 управлени . После передачи байта информации третий синхроимпульс, сформированный на третьем выходе синхронизатора 18, поступает на сбросовый вход триггера 19 стартового бита и с . сбрасывает его. Последний установитс  в очередной раз только после прие ма в сдви гающий регистр 1 следующего байта. Второй синхроимпульс, поми мо формировани  стробирующего сигнала в блоке 3 управлени , поступает через п тый выход этого блока на первый вход п того элемента И 39 в блоке Ь анализа лишнего бита дл  стробировани  каждого информационного и стартового бита, считанного с пультового накопител . Блок 4 выделени  команды (фиг.З) редназначен дл  выделени  из общего отока данных, поступающих из пультоого накопител , байта команды с цеью обеспечени  необходимой управ ющей информацией блока 7 проверки и определени  номера байта и переачи в процессор необходимой информации дл  загрузки перезагружаемой управл ющей пам ти или анализа вводимой с пультового накопител  информации с точностью до байта. Блок 4 выделени  команды работает следующим . Если к моменту приема байта в сдвигающий регистр 1 триггер 23 приема команды сброшен, прин тый i байт  вл етс  командным байтом и должен быть загружен в регистр 21 команд. Управл ющий сигнал, сфрр- . мированный в блоке 3 управлени , через седьмой вход блока k выделени  команды поступает на синхронизирую щий вход триггера 2k командного байта , Последний устанавли ваетс  в единичное состо ние по единичному потенциалу инверсного выхода триггеров 23 приема команды. Пр мой выход триггера 2k командного байта соединен с . информационным входом триггера 23 г риема команды и управл ющим входом регистра 21 команд. По-единичному состо нию триггера 2 командного байта и стробирующему сигналу, поступающему через п тый вход блока 4 выделени команды , триггер 23 приема команды устанавливаетс  в единичное состо ние, а в регистр 21. команд принимаетс  командный байт, поступающий через шестой вход блока Ц выделени  команды на информационный вход регистра 21 команд. Установленный триггер 23 приема команды указывает на то, что команда прин та в регистр 21 команд. Триггер 2 командного байта затем сбрасываетс  четвертым синхроимпульсом , поступающим на сбросовый вход последнего через четвертый вход блока k выделени  команды. Дл  последующего определени  момента приема в регистр 21 команд используетс  триггер 25 конца команды. Единичное состо ние триггера 25 кЬнца команды, пр мой выход которого соединен со сбросовым входом триггера 23 приема команды, сбрасывает последний. Таким образом устанавливаетс  исходное состо ние дл  приема следующей команды . Установка.триггера 25 конца команды определ етс  или самой командой , или регистром 2 данных. В пер вом случае триггер 25 конца команды устанавливаетс  единичным потенц алом с третьего выхода дешифратора 26, на вход которого поступает код команды с выхода регистра 21 команд Второй случай имеет место, если ком да определ ет, что следующие четыре байта должны передатьс  в регистр 2 данных, после ч.его триггер 25 кон ца команды будет установлен управл  щим сигналом из регистра 2 данных, поступающим на первый вход триггера 25конца команды через второй вход блока выделени  команды. Сброс тр гера 25 конца команды проис5содит по его второму входу единичным по тенциалом с инверсного выхода тригг ра 23 приема команды. Прием в регис 2 данных последующих четырех байтов происходит по управл ющему сигналу второго выхода дешифратора 2б, который передаетс  в регистр 2 данных через третий выход блока 4 выделени команды. Первый выход дешифратора 26через второй выход блока k выдел ни  команды подаетс  в блок 7 проверки и определени  номера байта дл фиксации ошибки, если такова  будет обнаружена. Введенный в блок k выделени  команды мультиплексор 22 используетс  дл  передачи байтов информации в процессор через информационный выход 8 устройства. Мультиплексор 22 рассчитан дл  одновременной пере дачи четырех байтов. На первый его информационный вход подаетс  информаци  из регистра 2 данных по третьему входу блока k выделени  команды, на второй - значение счетчика 52 байтов по первому входу блог ка 4 выделени  команды, на третийбайт из .двигающего регистра 1 через блок 3 управлени  по шестому входу блока k выделени  команды и на четвертый вход - байт команды из регистра 21 команд. Кака  информаци  передаетс  через мультиплексор 22, определ ет управл ющий сигнал из процессора, поступающий по управл ющему входу 11 устройства . Если идет загрузка микропрограмм -в управл ющую пам ть, то в процессор информаци  передаетс  из регистра 2 данных. В противном случае байты могут выдаватьс  в процессор из регистра 21 команд, сдвигающего регистра 1 и счетчика 52 ; байтов. Блок 5 анализа лишнего бита (фиг. 4) предназначен дл  приема информационных битов, их контрол  на частоту следовани  и определени  лишних (ошибочных) битов. Ьлок 5 анализа лишнего бита работает следующим образом. flo нулевому состо нию первого триггера.27, второго триггера 28 и по импульсам генератора 17, которые поступают на третий вход блока 5 анализа лишнего бита, на выходе второго элемента И Зб формируютс  импульсы . Эти импульсы поступают на ус .тановочный вход счетчика 31 импульсов и устанавливают его семь разр дов в единичное состо ние. Вре менной бит с информационного входа 13 устройства поступает на первый вход первого триггера 27 и устанавливает его по единичному значению разр дов счетчика 31 импульсов и импульсам от генератора 17, поступающих на четвертый вход первого триггера 27. Единичное состо ние первого триггера 27 разрешает прохождение импульсов от генератора Г/ через первый элемент И 35 :И второй элемент ИЛИ 33, поступающих на счетный вход счетчика 31 импульсов , который сбрасываетс  в ноль и его значение по каждому импульсу генератора 17 увеличиваетс  на единицу, а затем управл ет установкой и сбросом второго триггера 28 и сбросом первого триггера 27. Но нулевому значению счетчика 31 импульсов после окончани  временного бита устанавливаетс  триггер 30 проверки, единичное состо ние которого определ ет интервал, в котором не должно быть информационных битов , поступающих с пультового накопител . Сбрасываетс  триггер 30 проверки инверсным выходом первого триггера 27. Когда счетчик 31 импульсов достигает значени  64, т.е. седьмой разр д становитс  равным единице, по импульсу генератора 17 и единичному состо нию riepBoro триггера 27 устанавливаетс  второй триггер 28 и сразу же следующим импульсом генератора 17 при установленном седьмом разр де счетчика 31 импульсов первый триггер 27 сбрасываетс . По сброшенному состо нию первого триггера 27 сбрасываетс  триггер 30 проверки. После установки второго триггера 28 на выходе третьего элемента И 37 формируетс  последовательность импульсов, повтор юща  импульсы генератора 17, котора  подаетс  на второй вход второго элемента ИЛИ 33, так как после сброса первого триггера 27 импульсы, на ; первый вход второго.элемента ИЛИ 33 не поступают. Если за врем , определ емое триггером 30 проверки, на ин формационном входе 13 устройства по витс  любой бит информации или поме ха, установитс  триггер 29 лишнего бита. Сбрасываетс  триггер 29 лишнег бита по импульсу сброса, поступающе му на первь|й вход блока 5 анализа ли него бита. К моменту сброса триггера 30 проверки блок 3 управлени  вырабатывает второй синхроимпульс, поступающий на первый вход п того элемента И 39 через второй вход блока 5 анализа лишнего бита. Этот син роимпульс стробирует на п том элемен те И 39 информационные или стартовы биты, которые, затем последовательно передаютс  в сдвигающий регистр 1 че рез второй, выход блока. Если в цикле установки триггера 19 стартового бита в момент второго синхроимпульса не будет прин т бит. информации .{стоповый бит байта), на выходе четвертого элемента И 38 по витс  сигнал ошибки отсутстви  стопового бита . Дл  этого пр мой выход триггера 19 стартового бита через четвертый вход блока соединен с первым входом четвертого элемента И 38, на второй и третий вход которого завод тс  соответственно второй синхроимпульс и выход элемента НЕ З. Ошибки нали .чи  лишнего бита, и отсутствие стопового бита подаютс  на входы первого элемента ИЛИ 32. Присутствие одной из них формирует на выходе первого элемента ИЛИ 32 сигнал, который пе-редаетс  через первый выход -блока в блок 6 повторного считывани . Блок 6 повторного считывани  (фиг. 5) выполн ет функции управлени пультовым накопителем в случае обнаружени  ошибки при передаче информации и работает следующим образом. При обнаружении ошибок наличие лишнего бита или отсутствие стопового бита блоком 5 анализа лишнего бита сигнал ошибки поступает на первый вход первого элемента ИЛИ kk через четвертый вход блока 6 повторного считывани , а при обнаружении ошибок неверное .расположение байтов или превышение заданного количества байтов в секторе блоком 7 . проверки и определени  номера байта сигнал ошибки поступает на второй вход первого элемента ИЛИ kk через второй вход блока. При этом на выходе первого элемента ИЛИ А формируетс  сигнал ошибки, который устанавливает триггер kQ повтора и увеличивает содержимое четырехразр дного счетчика 2 повторений на единицу, б начальном состо нии триг- гер kU повтора и счетчик повтот рений находитс  в нуле. Установка счетчика в ноль -роисходит сигналом сброса через сбросовый вход 12 устройства . Вс кий раз, когда возникает ошибка, значение счетчика 42 повторений увеличиваетс  на единицу. Если счетчик k2 повторений переполнен , на его выходе формируетс  единичный потенциал, если нет, то нулевой потенциал, который инвертируетс  на элементе НЕ 46, поступает на первый вход элемента И 43 как разрешающий сигнал, flo этому сигналу и единичному потенциалу, поЬтупающему на второй вход элемента И 43 .с выхода триггера 40 повтора, на выходе элемента И 43 формируетс  сигнал повторени . Сигнал повторени  через первый управл ющий выход 9 устройствапоступает в пультовой накопитель и инициирует в нем повторное считывание сектора. При этом синхронизатор 18 блока 3 управлени  формирует сигнал сброса, который сбрасывает триггер 40 повтора через первый вход блока 6 повторного считывани . Если при повторном считывании ошибка не обнаружена, считывание продолжаетс  дальше. Если ошибка устойчива , процесс повтор етс  до.:; переполнени  счетчика 42 повторений. Сигнал переполнени  на выходе счетчика 42 повторений запрещает через элемент НЕ 46 сигнал повторени  на элементе И 43 и через второй элемент ИЛИ 45 устанавливает триггер 41 останова . Сигнал с выхода триггера 41 останова поступает через второй/управл ющий выход 10 устройства в пультовой накопитель и останавливает его. Триггер 41 останова может быть установлен и по сигналу совпадени  счета, сформированнрму в блоке 7 проверки и определени  ,номера байта. Сигнал совпадени  счета поступает на пер-. вый вход второго элемента ИЛИ 45 че|рез третий вход блока 6 повторного считывани . Сбрасываетс  триггер tl останова сигналам сброса из процессора через сбросовый вход 12 уст ройства. . Блок 7 проверки и определени  номера байта (. фиг. 6) предназначен дл  контрол  правильности расположе ни  и подсчета количества байтов в секторе, считываемом с носител  пул тового накопител . Блок работает следующим образом. После приема байта информации в сдвигающий регистр 1, управл ющий сигнал из блока 3 управлени  поступает через третий вход блока 7 проверки и определени  номера байта на счетный вход счетчика 52 байтов и увеличивает его значение на единицу. Счетчик 52 байтов рассчитан на 255 байтов, и в случае переполнени  на его первом выходе форм руетс  сигнал, который устанавливает три г,г ер 51 ошибки счета, выход которого соединен с вторым входом элемента ИЛИ 7. На выходе элемента ИЛИ kl формируетс  сигнал ошибки, к торый через первый выход блока поступает в блок 6 повторного считывани . Как уже отмечалось выше, дл  кон ролен правильности расположени  .байтов на носителе используетс  соответствующа  кодировка третьего разр да командного байта, который срав ниваетс  с первым разр дом счетчика 52 байтов. Дл  этого на первый вход двухвходового сумматора k по модулю два через п тый вход блока подаетс  третий разр д сдвигающеГО регистра 1, а на второй вход первый разр д счетчика 52 байтов. . Если разр ды не равны, на выходе Сумматора k по модулю два формиру етс  сигнал, который поступает на второй вход элемента И 48. Если прин тый в сдвигающий регистр 1 байт окажетс  командным байтом, то с первого выхода дешифратора 26 в блоке выделени  команды на первый вход элемента И 48 поступает разрешающий потенциал. При этом на входе элемента И 48 формиру етс  сигнал ошибки, который поступает на первый вход элемента ИЛИ 47 и дальше в блок 6 повторного считыв ни . Использу  счетчик 52 байтов, мож но произвести останов при считывании информации с пультового накопит ЛЯ по любому номеру байта в секторе . Это позвол ет визуально контролировать , помимо счетчика 52 байтов , содержимое всех регистров устройства . Дл  этого на первые входы восьмивходового сумматора 50 по модулю два подаетс  значение переключателей из процессора через управл ющий вход 11 устройства, а на вторые входы - значение разр дов счетчика 52 байтов. Как только счетчик 52 байтов досчитает до заданной величины , произойдет сравнение и на выходе cyMMafopa 50 по модулю два будет сформирован сигнал совпадени , который поступает в блок 6 повторного считывани  дл  организации останова пультового накопител . К процессорам, использующим микропрограммный принцип управлени  и перезагружаемую-управл ющую пам ть дл  хранени  микропрограмм, пред ъ вл ютс  повышенные требовани  к достоверности загружаемых микропрограмм . Последующее функционирование этих процессоров базируетс  на. вве.-. денных микропрограммах, и предполагает их абсолютную правильность . Наличие развитой системы контрол  в предлагаемом устройстве позвол ет повысить достоверность микропрограмм , загружаемых в управл ющую пам ть процессора. Применение предлагаемого устройства обеспечивает правильность функционировани  процесса и уменьшает врем  на поиск неисправностей. Применение, нар ду с известным контролем по паритету, таких видов контрол , как контроль стопового бита, обнаружение лишнего бита , контроль четности байта в вводимом массиве информации повышает достоверность вводимых в процессор микропрограмм. Контроль лишнего бита позвол ет контролировать скорость поступлени  информации с носител  пультового накопител . Контроль четности байтов контролирует правильность расположени  информации на носителе ПН в смысовом отношении. Если срабатывает данный вид контрол , то это означает , что нарушена правильна  последовательность байтов на носителе или пропущен информационный байт.Контроль на наличие стопового бита позвол ет .обнаружить смещение байтов.

записанных н носителе, а контроль количества считанных байтов позвол  ет вы вить, что число байтов, записанных в секторе на носителе пультового лакрпител , .превышает заданную величину. Например, это может иметь место, когда дважды записан ОДИН и тот же байт. Введение блока повторного считывани , реализующего автоматическое многократное считывание (до 1i) раз) , в случае срабатывани  контрол , позвол ет загружать

а

микропрограммы, несмотр  нд случайные ошибки..

Использование указанных специальных видов контрол  позвол ет контролировать скорость, правильную последовательность поступлени  и количество байтов, вводимых с пультового накопител в процессор. Кроме , блок проверки и определени  номера байта позвол ет оперативно-.делать останов на любом байте вводимой информации , что повышает эффективность отладочных процедур.

fl

fut.l

5 «

i

t5

Г7

f(

/ff

.

5.6.1

.7

2.

M

f

Iff

fui.2

if

«41

«tsl

Р чх

.

.f

«.

«

. k «N4

см

«VI

J9

1Ц).

м

11 Т

J 5

W

«;

ff

fia.5

Claims (6)

1 . .УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПЕРЕПИСИ ИНФОРМАЦИИ ПЕРЕЗАГРУЖАЕМОЙ УПРАВЛЯЮЩЕЙ ПАМЯТИ ПРОЦЕССОРА, содержащее сдвигающий регистр, регистр данных и блок управления, причем первый выход сдвигающего регйстра соединен с первым входом блока управления, первый выход которого соединен с информационным входом регистра данных, отличающееся тем, что, с целью повышения достоверности, в него введены блок выделения команды,блок анализа лишнегобита,блок повторного считывания и блок проверки и определения номера байта, причем второй выход блока управления соединен с первыми входами блока повторного считывания, блока анализа лишнего бита и блока проверки и определения номера байта, первый, второй и третий выходы которого соединены соответственно с вто-. рым, третьим входами блока повтор- •ного считывания и с первым входом яблока выделения команды, первый, второй и третий выходы которого соединены соответственно с информационным выходом устройства,с вторым входом блока проверки и определения номера байта и управляющим входом регистра данных, управляющий и информационный выходы которого соединены соответственно с вторым и третьим входами блока выделения команды, четвертый , пятый и шестой входы которого соединены соответственно с третьим, четвертым и первым выходами блока управления, пятый, шестой, и седьмой выходы которого соединены соответственно с вторым, третьим и четвертым с входами блока анализа лишнего бита, первый, второй и третий выходы которого соединены соответственно с четвертым входом блока повторного считывания, входом сдвигающего, регистра и вторым входом блока управления, восьмой выход которого соединен с третьим входом блока проверки и определения номера байта и седьмым вводом блока выделения команды, восьмой вход которого со- ¹ единен с управляющим входом устройства и с четвертым входом блока проверки и определения номера байта, пятый вход которого соединен с вторым выходом сдвигающего регистра, информационный и сбросовый входы устройства соединены соответственно с пятым входом блока анализа лишнего бита и с пятым входом блока повторного считывания, первый, второй,и третий выходы которого соединены соответственно с первым и вторым управляющими выходами устройства и с третьим входом блока управления.

2. Устройство по π. 1, отличающееся тем, что блок управления содержит первый и второй элементы И, элемент НЕ, генератор импульсов, синхронизатор, триггер’ стартового бита и селектор, причем выходы селектора, первого элемента И, сбросовый выход синхронизатора, первый и второй выходы синхронизатора являются соответственно первым, вторым , третьим, четвертым и пятым выходами блока, первый и второй входы блока соединены соответственно с первым входом второго элемента И через элемент НЕ и первым входом синхронизатора, третий вход блока соединен ^информационным входом селектора и информационным входом триггера стартового бита, выход которого соединен с первым входом первого элемента И, шестым выходом блока и вторым входом второго элемента И, выход которого соединен с управляющим входом селектора и является седь, мым выходом блока, восьмой выход блока соединен с выходом генератора импульсов и вторым входом синхронизатора, третий выход которого соединен со сбросовым входом триггера стартового бита, синхронизирующий вход которого соединен с вторым входом первого элемента И и четвертым выходом синхронизатора, второй выход которого соединен с третьим входом второго элемента И.

3. Устройство по п. 1, о т. .л ичающееся тем, что блок выделения команды содержит регистр команд, мультиплексор, триггер приема команды, триггер командного байта, триггер конца команды, дешифратор,. причем выход мультиплексора, первый и второй выходы дешифратора являются соответственно первым, вторым и третьим выходами блока, первый, второй, третий, четвертый, пятый и шестой входы блока соединены соответственно со сбросовым входом триггера командного байта, синхронизирующим входом триггера командного байта, первым, вторым информационными входами мультиплексора, первым.входом триггера конца коман₍'ды и управляющим входом мультиплексора, третий информационный вход которого соединен с седьмым входом блока й'информационным входом регистра команд, восьмой вход блока соединен с

1008746 синхронизирующим входдм триггера приема команды, инверсный выход которого соединен с информационным уходом триггера командного байта и вторым входом триггера конца команды, выход которого соединен со сбросовым входом триггера приема команды, прямой выход которого соединен с третьим входом триггера конца команды, четвертый вход которого:.соединен с третьим выходом дешифратора, вход которого соединен с четвертым информационным входом мультиплексора ’и с выходом регистра ко- манд, управляющий вход которого соединен с информационным входом триггера приема команды и с выходом триггера командного байта.

4. Устройство по п.1, о т л и чающееся тем, что блок анализа лишнего бита содержит первый и второй триггеры, триггер лишнего бита, триггер проверки, счетчик импульсов, первый-и второй элементы ИЛИ, элемент НЕ, первый, второй, третий, четвертый и пятый элементы И, причем выходы пятого элемента И, первого элемента ИЛИ и первый 'выход счетчика импульсов являются соответственно первым, вторым и третьим выходами блока, первый, второй и третий входы блока соединены соответственно с/ первым входом четвертого элемента И, со сбросовым входом триггера лишнего бита и первым входом пятого элемента И, ; который также соединен с вторым входом четвертого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом триггера лишнего бита , первый вход которого соединен с первым входом первого триггера, вторым входом пятого элемента И, четвертым входом блока и входом элемента НЕ, выход которого соединен с третьим входом четвертого элемента И и с первым вхощом триггера проверки, выход и второй вход котор'ого соединены соответственно с вторым входом триггера лишнего бита и с вторым выходом счетчика импульсов, третий и четвертый выходы которого соединены соответственно с вторым входом первого триггера и первым входом второго триггера, второй вход которого соединен·с пятым выходом счетчика импульсов и с третьим входом первого триггера. прямой выход которого соединен с третьим входом второго триггера и первым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с пррвым входом счетчика импульсов, второй вход которого соединен с выходом второго элемента И, первый вход которого соединен с инверсным выходом первого триггера и четвертым входом второго триггера, инверсный и прямой выходы которого соединены соответственно с вторым входом второго элемента.И и первым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, пятый вход блока соединен с третьим вхо дом второго элемента И, вторыми входами первого и третьего элементов И, четвертым входом первого триггера и пятым входом второго триггера, сбросовый вход триггера проверки соединен с вторым входом первого триггера,

5. Устройство по п. 1, о т л ичающееся тем, что блок повторного считывания содержит триггер повтора и триггер останова, счетчик повторений, элемент И, первый и второй элементы ИЛИ, элемент НЕ, причем выходы триггера останова и элемента И являются соответственно первым и вторым выходами блока, первый, второй, третий и четвертый входы блока соединены соответственно со сбросовым входом триггера повто- . ра, первым входом первого элемента ИЛИ, вторым входом первого элемента ИЛИ и с первым входом второго элемента ИЛИ, выход которого соединен с установочным входом триггера оста нова, сбросовый вход которого соединен с пятым входом блока и сбросовым входом счетчика повторений, выход которого соединен с вторым входом второго элемента ИЛИ и с первым вхо-, дом элемента И через элемент НЕ, второй вход элемента И соединен с выходом триггера повтора, установочный вход которого соединен с третьим выводом блока, выходом первого элемента ИЛИ и со счетным входом счетчика повторений.

6. Устройство по п. ^отличающееся тем, что блок проверки и определения номера байта содержит элемент ИЛИ, элемент И, первый и второй сумматоры по модулю два, триггер ошибки счета и счетчик байтов, причем выходы элемента ИЛИ и второго сумматора по модулю два являются соответственно первым и вторым выходами блока, первый, второй, третий и четвертый входы блока соединены соответственно со счетным входом счетчика байтов, первыми входами элемента И, второго сумматора по модулю два и первого сумматора по модулю два , выход „которого соединен с вторым входом элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом триггера ошибки счета, сбросовый вход которого соединен с пятым входом блока и со сбросовым входом счетчика байтов, первый, второй и третий выходы которого соединены соответственно с установочным входом триггера ошибки счета, вторым входом первого сумматора по модулю два и вторым входом второго сумматора по модулю два, подключенным к третьему выходу блока.

1 .

i