SU1005299A1 - Digital-frequency multiplier - Google Patents

Digital-frequency multiplier Download PDF

Info

Publication number
SU1005299A1
SU1005299A1 SU813323723A SU3323723A SU1005299A1 SU 1005299 A1 SU1005299 A1 SU 1005299A1 SU 813323723 A SU813323723 A SU 813323723A SU 3323723 A SU3323723 A SU 3323723A SU 1005299 A1 SU1005299 A1 SU 1005299A1
Authority
SU
USSR - Soviet Union
Prior art keywords
potential
pulse
digital
inputs
counter
Prior art date
Application number
SU813323723A
Other languages
Russian (ru)
Inventor
Валерий Богданович Дудыкевич
Виктор Иванович Отенко
Зеновий Михайлович Стрилецкий
Original Assignee
Львовский Ордена Ленина Политехнический Институт Им.Ленинского Комсомола
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Львовский Ордена Ленина Политехнический Институт Им.Ленинского Комсомола filed Critical Львовский Ордена Ленина Политехнический Институт Им.Ленинского Комсомола
Priority to SU813323723A priority Critical patent/SU1005299A1/en
Application granted granted Critical
Publication of SU1005299A1 publication Critical patent/SU1005299A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Description

1 Изобретение, относитс  к автомати-Ке и вычислительной.технике и пред|назначено дл  использовани  в уст ройствах преобразовани  информации дл  умножени  частоты следовани  импульсов .1 The invention relates to automated Ke and computer technology and is intended to be used in information converters for multiplying the pulse frequency.

Известен преобразователь кодчастота , содержащий счетчик, состо щий из ЭК-триггеров, к инверсным входам которых подключены элементы И, выходы которых подключены ко входам элемента ИЛИ р J.A known code-frequency converter contains a counter consisting of EC-flip-flops, the inverted inputs of which are connected to AND elements, the outputs of which are connected to the inputs of the element OR p J.

Недостатком данного устройства  вл етс  узкий диапазон изменени  преобразуемого кода.The disadvantage of this device is the narrow range of change of the converted code.

Наиболее близким по технической сущности к предлагаемому  вл етс  умножитель , содержащий счетчик-делитель , р азр дные выходы которого подключены к соответствующим импульсным входам импульсно-потенциальных схем совпадени , потенциальные входы которых  вл ютс  установочными, а выходы подключены ко входам элемента ИЛИ 2,The closest in technical essence to the present invention is a multiplier comprising a counter-divider, the serial outputs of which are connected to the corresponding pulse inputs of the pulse-potential matching circuits, the potential inputs of which are installation, and the outputs are connected to the inputs of the element OR 2,

Недостатком данного устройства  вл етс  узкий диапазон изменени  коэффициента ,умноженй ТThe disadvantage of this device is a narrow range of coefficient change, multiply T

Целью изобретени   вл етс  расширение диапазона изменени  коэффициента умножени . .The aim of the invention is to expand the range of variation of the multiplication factor. .

. Поставленна  цель достигаетс  тем, что в устройство, содержащее импульсно-потенииальные элементы совпадени , элемент ИЛИ и счетчик-делитель, выходы которого подключены к соответ- . ствующим импульсным входам импульснопотенциальных элементов совпадени , потенциальные входы которых подключены к шинам установки, а выходы подключены ко входам элемента- ИЛИ, введен дополнительный импульсно-потенциальный элемент совпадени , потенциальный вход которого соединен с шиной установки импульсный вход подключен ко входу счетчика-делител , а выход - к дополнительному входу эле- . мента ИЛИ. 310 На чертеже представлена структурна  схема устройства. Цифро-частотный умножитель содержит счетчик-делитель 1, импульснспотенциальные элементы совпадени  .2-1,,..,2-п,2-(п+1), элемент 3 ИЛИ. Устройство работает следующим образом . Импульсна  последовательность X с частотой fy поступает на в.ход счет чика 1, на выходе каждого разр да ко торого возникают импульсные последовательности с частотами , fx f X 2Г , где n - число разр дов счетчика 1. На потенциальны входы схем 2-1,...,2-п,2-(п+1) пода етс  код числа N, задающего коэффициент умножени , причем старший разр д кода подаетс  на вход устройства 2-(п+1), а младший разр д на вход схемы 2-1, импульсный вход которой подключен к старшему разр дному выходу счетчика 1. Если какиелибо разр ды кода принимают значение 1, то соответствующие схемы 2-12-п, 2-{п+1) открываютс  и на выходе элемента 3 по вл етс  последовательность импульсов Z со сред ней частотой f2, определ емой из выражени  f2 Nn4l-f х-2 +Nn-fK-2- +,..., + Nvfx-2-,(1) где N - значение i-го разр да кода числа N, равное 1 или О или п+1 . ,,..(2) Учитыва , что N. Ь-1 запишем выражение (2) дл  выходной частоты цифро-частотного умножител  f X N f2 fx- k ,. The goal is achieved by the fact that in the device containing the pulse-potential coincidence elements, the OR element and the counter-divider, the outputs of which are connected to the corresponding. the corresponding pulse inputs of the potential-potential coincidence elements, the potential inputs of which are connected to the installation buses, and the outputs are connected to the inputs of the OR element, an additional potential potential coincidence element is introduced, the potential input of which is connected to the installation bus; the pulse input is connected to the divider counter input, - to the auxiliary input ele. ment or. 310 The drawing shows a block diagram of the device. The digital-frequency multiplier contains a counter-divider 1, a pulse-potential match elements .2-1 ,, .., 2-п, 2- (п + 1), element 3 OR. The device works as follows. A pulse sequence X with a frequency fy arrives at the inlet of counter 1, at the output of which there appear pulse sequences with frequencies, fx f X 2Г, where n is the number of counter bits 1. At the potential inputs of circuits 2-1, ..., 2-n, 2- (n + 1) is given the code of the number N, which specifies the multiplication factor, with the most significant bit of the code being fed to the input of the device 2- (n + 1), and the least significant bit to the input of circuit 2 -1, the pulse input of which is connected to the highest bit of the output of counter 1. If some code bits take the value 1, then the corresponding values hemes 2-12-n, 2- (n + 1) open and at the output of element 3 a sequence of pulses Z appears with the average frequency f2 determined from the expression f2 Nn4l-f x-2 + Nn-fK-2- +, ..., + Nvfx-2 -, (1) where N is the value of the i-th digit of the code of the number N equal to 1 or O or n + 1. ,, .. (2) Taking into account that N. L-1, we write the expression (2) for the output frequency of the digital-frequency multiplier f X N f2 fx- k,

где k -y(f - коэффициент умножени .where k -y (f is the multiplication factor.

Диапазон изменени  коэффициента умножени The range of variation of the multiplication factor

,(6), (6)

где N,N,- соответственно минимальное и максимальное значение числа N.where N, N, are respectively the minimum and maximum values of the number N.

Claims (2)

1.Путников B.C. Интегральна  электроника в измерительных устройствах . Л., 1980, с. 238-2 0.1. The companions B.C. Integrated electronics in measuring devices. L., 1980, p. 238-2 0. 2.Патент США № 2910237, кл. 32837 , 1959.2. US patent number 2910237, cl. 32837, 1959.
SU813323723A 1981-07-30 1981-07-30 Digital-frequency multiplier SU1005299A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813323723A SU1005299A1 (en) 1981-07-30 1981-07-30 Digital-frequency multiplier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813323723A SU1005299A1 (en) 1981-07-30 1981-07-30 Digital-frequency multiplier

Publications (1)

Publication Number Publication Date
SU1005299A1 true SU1005299A1 (en) 1983-03-15

Family

ID=20971441

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813323723A SU1005299A1 (en) 1981-07-30 1981-07-30 Digital-frequency multiplier

Country Status (1)

Country Link
SU (1) SU1005299A1 (en)

Similar Documents

Publication Publication Date Title
US4115867A (en) Special-purpose digital computer for computing statistical characteristics of random processes
SU1005299A1 (en) Digital-frequency multiplier
US4013879A (en) Digital multiplier
SU693537A1 (en) Time interval-to-code converter
SU1228286A1 (en) Function generator converting frequency to number
SU1130875A1 (en) Digital correlator
SU922760A2 (en) Digital function generator
SU1195277A1 (en) Method of phase-shift angle-to-binary code conversion
SU815726A1 (en) Digital integrator
EP0213854A2 (en) Fixed-Coefficient serial multiplication and digital circuits therefor
SU1513468A1 (en) Device for computing binomial coefficients
SU1117621A1 (en) Discrete basic function generator
SU1035787A1 (en) Code voltage convereter
SU1336029A1 (en) Device for computing fourier coefficients
SU1476487A1 (en) Digital net computer node
SU1410024A1 (en) Multiplication device
SU1241257A1 (en) Function generator
SU1277102A1 (en) Device for extracting root
SU1290309A1 (en) Device for extracting square root
SU1182653A1 (en) Pulse frequency multiplier
SU1024908A1 (en) Device for multiplying three variables
SU984038A1 (en) Frequency-to-code converter
SU1280615A1 (en) Versions of device for squaring binary numbers
SU1156069A1 (en) Device for scaling digital differential analyser
SU1488837A1 (en) Unit for sliding spectral-correlation analysis