SU1005040A1 - Синусно-косинусный преобразователь - Google Patents

Description

Изобретение относится к вычислительной технике и предназначено для воспроизведения функций синуса и косинуса по аргументу, представленному параллельным кодом, и может быть использовано в специализированных вычислителях с высоким быстродействием.

Известен вычислитель функции синуса и косинуса, содержащий генератор импульсов, регистр аргумента, блок управления, блок вычисления старших разрядов функций, накапливающий сумматор, два блока умножения и два регистра результата.

Преобразователь выполняет преобразование параллельного кода сС аргумента ct в коды sinolHcosci на основе формул дифференциального исчисления

15» П ot = 91 И (p»+y)« Sift ft + γ СОЗ |i, co5 <£ ₌ coa (p+y )йсоз ft - sin p/”¹) ,гдери γ ~ коды, образованные старшими и младшими разрядами кода ά соответственно Ги.

Недостатком этого преобразователя является относительно низкое быстродействие, обусловленное формированием кодов sin^H cos р за время развертки кода р от 0 до максимального значения.

^э Наиболее близким к изобретению является синусно-косинусное устройство таблично-алгоритмичного типа, содержащее блок памяти, четыре множительных устройства, два суммато¹⁰ Ра С2].

Недостатком этого устройства является относительно низкое быстродействие, так как оно содержит четыре множительных устройства, которые 15 значительно увеличивают время получения результата.

Цель изобретения - повышение быстродействия преобразователя.

Поставленная цель достигается ^υ тем, что в синусно-косинусный преобразователь, содержащий блок памяти, выходы старших разрядов кодов синуса и косинуса которого подключены к входам первых сомножителей первого и 25 второго умножителей и входа старших разрядов первых слагаемых первого и второго сумматора соответственно, выходы младших разрядов кодов синуса и косинуса блока памяти соединены с 30 входами младших разрядов первых ела о

гаемых первого и второго сумматоров,' выходы которых являются информационными выходами кодов синуса и косинуса преобразователя, вход второго слагаемого первого сумматора соединен с выходом второго умножителя, дополнительно введены анализатор кода, комбинационный умножитель, блок элементов НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вход первого старшего разряда аргумента преобразователя является выходо14 знакового разряда кода синуса ι преобразователя и соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом знакового разряда кода косинуса преобразователя, вход второго старшего разряда аргумента преобразователя соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом анализатора кода, второй вход которого подключен к входу младших разрядов аргумента преобразователя, выход старших разрядов анализатора кода соединен с входом блока памяти, выход младших разрядов анализатора кода соединен с входом умножителя, выход которого подключен к входам опорных сомножителей первого и второго умножителей, выход первого умножителя соединение входом блока элементов НЕ, -выход которого подключен к входу второго слагаемого вто рого сумматора.

На фиг. 1 приведена структурная схема синусно-косинусного преобразователя; на' фиг. 2 - функционг.льная схема анализатора кода.

Устройство содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1, анализатор 2 кода, блок 3 памяти, комбинационный умножитель 4, умножители 5 и 6, блок элементов НЕ 7, сумматоры 8 и 9, входы 10 и 11 старших и кодовый вход 12 младших разрядов кода аргумента, выходы 13 и 14 старших и младших разрядов кода анализатора 2 соответственно, кодовые выходы 15 - 18 блока 3 памяти, кодовый выход 19 комбина- J ционного умножителя 4, кодовые выходы 20 и 21 умножителей 5 и 6 соответственно, выходы 22 и 23 знаковых разрядов кодов синуса и косинуса соответственно, и выходы 24 и < 25 кодов синуса и косинуса преобразователя соответственно.

Анализатор 2 кода содержит группу 26 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и сумматор 27.

Предлагаемый преобразователь вырабатывает по (h+ 2)-разрядному коду с? аргумента oi (п+ 1)-разрядные кода синуса и косинуса s i η ci и cosoL.,

Код оС и аргумент ci связаны соотношением .

п+2 οί=27ϊΕΞ оС- 2 ¹ ,

1=1 ¹ где ctj - разрядная цифра i-го разряда кода <$С .

Два старших разряда кода ot определяют знаковые разряды кодов sin ct и со^сС.в соответствии с выражениями :

Ф22 =оС1,

Ф23 =оС1 ©οί2, где Ф22, Ф23 - знаковые разряды ко15 -дов sincZ-и Co's ot соответственно.

Анализатор 2 кода выдает при °^2 = 0 прямой код (при 2=1 - дополнительный код ) по коду, образо20 ванному η младшими разрядами входного кода аргумента.

Блок 3 памяти комбинационно вырабатывает η -разрядные коды slop и cos ft по коду β , образованному 25 старшими разрядами выходного кода ' анализатора 2.

Младшие (m-ί) разрядов выходного кода анализатора 2 образуют код у, соответствующий аргументу ³⁰ --/Г -i ^-^/21— γ. 2 .Для представления ар i=n.-m+2 гумента γ кодом у*в радианах с весом младшего разряда Δ^-*= 2~^п слу35 жит комбинационный умножитель 4, .реализующий операцию ' Т*=Л2£.

Умножители 5 и 6 формируют п-раз40 рядные коды произведений т-разряднсго кода у* на коды s ΐ η*β и cos*p, образованные старшими m разрядами кодов sin ft и cos ft соответственно. Усечение кодов sinjbn cosp> при ум45 ножении применяется для упрощения реализации умножителей 5 и 6. При 2 ш > η погрешность умножения не превышает величины Ду_МН= 2^_п.

Преобразование кода <2 в коды IsinoC I и Ico'sctl осуществляется на основе соотношений ¹ |

J I sin ctl ?51Π ρ> + У *С05*р₍ ||со§ ctl = COSfi-y* siA*p. (³)

С подачей двух старших разрядов кода 01 по входам 10 и 11 и остальных его разрядов по входу 12 преобразователя блок 3 памяти на выходах 15 и 16 вырабатывает код sin ft , поступающий на входы первого слагаемого сумматора 8, а на выходах 17 и 18 - код cos β , поступающий на входа первого слагаемого сумматора 9 .

Умножитель б формирует на выходе 21 коду*· cos^ , подаваемый на входы второго слагаемого сумма- . тора 8, а умножитель 5 на выходе 20 вырабатывает код ft* -s ii?*p, поступающий чере'з блок элементов НЕ 7 обрат- . ным кодом на входы второго слагае|мого сумматора 9, на вход переноса которого подается логическая I”. I С выходов 24 и 25 сумматоров 8 и ι9 снимаются искомые коды IsiffoCl IcosgLI соответственно, а с выходов 22 и 23 - знаковые разряды кодов синуса и косинуса соответственно.

Преобразователь работает как ком- 15 бинанионная логическая схема, быстродействие которой определяется временем распространения сигнала от ее входов до выходов, т.е. быстродействием применяемой элементной ба- χ). зы. .

Технико-экономическая эффективность изобретения заключается в том» что предлагаемый преобразователь имеет по сравнению с прототипом более 25 высокое быстродействие.

Claims (2)

1. гаемых первого и второго сумматоро выходы которых  вл ютс  инфррмацио ны:ми выходами кодов Синуса и косин преобразовател , вход второго слаг мого первого сумматора соединен с в ходом второгЬ умножител , дополнительно введены анализатор кода, ком би г ационный умножитель, блок элемен тов НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вход первого старшего разр да аргумента преобразовател   вл етс  выхо дом знакового разр да кода синуса преобразовател  и соединен с первы входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вы ход которого  вл етс  выходом знако вого разр да кода косинуса преобраз вател , вход второго старшего разр да аргумента преобразовател  соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входам аналиштора кода, второй вход которого подключен к входу младших разр дов аргумента преобразовател , выход старших разр дов анализатора кода соединен с входом блока пам ти, выход младших разр дов анализатора кода соединен с входом умножител , выход которого подключен к входам опорных сомножителей первого и второго умножителей, выход первого yм oжитeл  соединен-с входом блока эле;ментов НЕ, -выход которого подклю jei- к входу второго слагаемого второгО сумматора. На фиг. 1 приведена структурна  схема синусно-косинусного преобразоЕ ател ; на фиг. 2 - функциональна  схема анализатора кода . Устройство содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1, анализатор 2 код блок 3 пам ти, комбинационный умножитель 4, умножители 5 и б, блок элементов НЕ 7, сумматоры 8 и 9, входы 10 и 11 старших и кодовый вхо 12 младших разр дов кода аргумента, выходы 13 и 14 старших и младших ра р дов кода анализатора 2 соответственно , кодовые выходы 15 - 18 блока 3 пам ти, кодовый выход 19 комбинационного умножител  4, кодовые выходы 20 и 21 умножителей 5 и 6 соогветствённо, выходы 22 и 23 знаKOBidx разр дов кодов синуса и косинуса соответственно, и выходы 24 к 25 кодов синуса и косинуса преобразовател  соответственно. Анализатор 2 кода содержит группу 26 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и сумматор 27. Предлагаемый преобразователь выраб .зтьгоает по ( h + 2)-разр дному коду с а)гумента oi (h+ 1)-разр дные коды синуса и косинуса sinoi и Код оС и аргумент oL св заны соотношением . ot 2J/rioC. , где oi- - разр дна  цифра i-го разр да кода оС . Два старших разр да кода ot определ ют знаковые разр ды кодов . л А , S in с, и cos оС .в соответствии с выражени ми : Ф22 ot.i, Ф23 оС1 ©об2, где Ф22, Ф23 - знаковые разр ды ко-дов . соответственно . Анализатор 2 кода выдает при 0 пр мой код (при - дополнительный код ) по коду, образованному п младшими разр дами входного кода аргумента. Блок 3 пам ти комбинационно вырабатывает п -разр дные коды slnfb и cos fb по коду р, , образованному старшими разр дами выходного кода анализатора 2.. Младшие (.т-1) разр дов выходного кода анализатора 2 образуют код у , соответствующий аргументу y J//22- J. 2 .Дл  представлени  ар1 п .-тт1+2 гумента f кодом радианах с весом младшего разр да л 2 служит комбинационный умножитель 4, реализующий операцию Умножители 5 и 6 формируют п-разр дные -коды произведений т-разр днсго кода на коды и cos ft, образованные старшими m разр дами кодов si и соответственно. Усечение кодов si при cos|b при умножении примен етс  дл  упрощени  реализации умножителей 5 и б. При 2 m п погрешность умножени  не превышает величины д,(щц 2. Преобразование кода и в коды I S i not I и осуществл етс  на основе соотношений Ilsino6bsinfb+f , .| CO§p-J 5iftV С подачей двух старших разр дов кода oL по входам 10 и 11 и остальных его разр дов по входу 12 преобразовател  блок 3 пам ти на выходах 15 и 16 вырабатывает код s i п fj , поступающий на входы первого слагаемого сумматора 8, а на выходах 17 и 18 - код cos fb , поступающий на входы первого слагаемого сумматора 9. Умножитель б формирует на вы , ходе 21 коду, cos , подаваемый на входы второго слагаемого сумматора 8, а умножитель 5 на выходе 20 вырабатывает код , поступающий через блок элементов НЕ 7 обратным кодом на входы второго слагае1МОГО сумматора 9, на вход переноса которого подаетс  логическа  1. G выходов 24 и 25 сукиаторов 8 и i9 снимаютс  искомые коды I s i п о(. I IcosctI соответственно, а с выхо-дов 22 и 23 - знаковые разр ды .кодов синуса и косинуса соответственно . Преобразователь работает как комбйнационна  логическа  схема, быстродействие которой определ етс  временем распространени  сигнала от ее входов до выходов, т.е. быстродействием примен емой элементной ба эы. . , Технико-экономическа  эффективность изобретени  заключаетс  в том что предлагаемый преобразователь име ет по сравнению с прототипом более высокое быстродействие. Формула изобретени  Синусно-косинусный преобразователь , содержащий блок пам ти, выходы старших разр дов кодов синуса и косинуса которого подключены к входам первых сомножителей первого и второ го умножителей и входам старших раз р дов первых слагаемых первого и второго суланаторов соответственно., выходы младагах разр дов кодов синус и косинуса блока пам ти соединены с входами, младших раэр5шов первых ела гаемых первого и второго сумматоро выхода которых  вл ютс  информацион ными выходами кодов синуса и косинуса преобразовател , вход второго слагаемого первого сумматора соединен с выходом второго умножител , о т-. личаюадийс   тем, что, с целью повышени  быстродействи , в него дополнительно введены анализатор кода, комбинационный умножитель , блок элементов НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, вход первого старшего разр да аргумента преобразова- тел   вл етс  выходом знакового разр да кода синуса преобразовател  к соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого  вл етс  выходом знакового разр да кода косинуса преобразовател , вхоА .второго старшего разр да аргумента преобразовател  соединен с вторьлм входом элемента ИСКЛЮЧАОДЕЕ ИЛИ и первым входом анализатора кода, втО рой вход которого подклк«е к входу младших разр дов аргумента преобразовател  , выход старших разр дов анализатора кода соединен с входом блока пам ти, выход младших разр дов анализатора кода соединен с входом умножител , выход которого подключен к входам опорных сомножителей первого и второго умножителей, выход первого умножител  соединен, с входом блока элементов НЕ, выход которогоподключен, к входу второго, слагаемого второго сумматора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 628491, кл. G Об F 7/548, 1976
2. 2.Оранский A.M. Аппаратные методы в цифровой вычислительной технике. Минск, из-во БГУ им. В.И.Ленина, 1977,. с. 47-50 (прототий) .