SU1003090A1 - Устройство дл контрол цифровых узлов - Google Patents

Description

Изобретение относитс  к контрольно-измерительной технике и может быть использовано дл  контрол  цифровых блоков вычислительной техники.

Известно устройство дл  тестового контрол  цифровых узлов, содержа.щее блоки распознавани  входов и выходов , схемы сравнени , блок управлени , регистр теста, блок записи и блок пам ти .

Недостатком этого устройства  вл етс  низка  достоверность контрол , вызванна  недостаточной помехозащищенностью линии св зи цифровой узел устройство контрол  из-за того, что контролируемые цифровые узлы имеют разные входные сопротивлени , поэтому устройство, согласованное с од-ним контролируемым цифровым узлом, оказываетс  рассогласованным с другим , что приводит к по влению помех из-за наличи  отраженных от концов линии св зи сигналов..

Наиболее близким к изобретению техническим решением  вл етс  устройство дл  контрол  цифровые узлов, содержащее блок ввода, соединенный своим первым выходом с первыми входами блока пам ти и регистра настройки , вторым выходом - первым входом

блока управлени , входом - с первым . выходом блока управлени , второй выход которого подключен к второму входу регистра настройки, третий к второму входу блока пам ти,второй вход - к выходу блока сравнени , соединенного первыми входами с выходами провер емого узла, вторым входом - с выходом блока пам ти и

10 первым входом коммутатора, второй вход которого подключен к выходу регистра настройки 2).

Недостатком этого устройства также  вл етс  низка  достоверность конт15 рол  вследствие недостаточной помехозащищенности .. ,

. Целью изобретени   вл етс  увеличение функциональных возможностей за счет обеспечени  возможности

20 согласовани  выводов провер емого узла.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  цифровых узлов, содержгидее блок

25 ввода, блок пам ти, блок сравнени , регистр н.астройки, коммутатор, блок управлени , причем перва  группа эыходов блока ввода соединена с груп-. той информационных входов регистра

30 1астройки, с группой информационных входов блока пам ти, группа управл ющих входов которого соединена с первой группой выходов блока упра лени , группа входов которого соединена с Второй группой выходов бло ка ввода, вход которого соединен с выходом блока управлени , вход которого соединен с выходом блока сравнени , перва  группа входов которого соединена с выводами провер емого узла, втора  группа входов блока сра нени  соединена с выходами блока пам ти и информационными входами KONfiviy татора, управл ющие входы которого соединены с выходами регистра настройки , управл ющий вход которого сое динен с первым выходом второй группы выходов блока управлени , введен блок согласующих резисторов, первый и второй блоки регистров, каждый из которых содержит п регистров (где п - число выводов провер емого узла причем .выходы коммутатора соединены с информационными входами блока согласующих резисторов/ перва  группа управл ющих входов которого соединена с выходами первого блока регистров , группа информационных входов которого соединена с второй группой выходов блока ввода, с группой информационных входов второго блока регистров, выходы которого соединены с второй группой управл ющих входов блока согласующих резисторов, выходы которого соединены свыводами провер емого узла, управл ющий вход вто рого блока регистров соединен с вторым выходом второй группы выходов блока управлени , управл ющий вход второго блока регистров соединен с третьим выходом второй группы выходов блока управлени . Причем блок согласующих резисторов содержит п узлов согласующих резисторов, информационные входы бло ка согласующих резисторов соединены соответственно с информационными входами узлов согласующих резисторов перва  и втора  группа управл ющих входов которых соединены соответстве но с первой и второй группой управл ющих входов блока согласующих резисторов . Кроме: того, узел согласующих резисторов содержит m резисторов, соединенных последовательноСгде m - числ управл ющих входов первой группы управл ющ х входов узла, (т+3) переключателей , т+2 ) усилителей, причем перва  группа управл ющих входов узла соединенасоответственно с входгЧЛК т усилителей, выходы которых , соединены соответственно с управл ющими входами m переключателей, выходы которых Соединены с выходами резисторов , информационные входы переключателей соединены соответственно с входами резисторов, вход первого резистора соединен с информационным входом узла, с первым выходом ( т+1)|-го переключател , второй выход которого соединен с выходом т-го переключател , с выходом т+2)-го переключател , информационный вход которого соединен с информационным входом (т+3)-го переключател , выходы т+3),-го переключател  соединены соответственно с первой и второй щинами электропитани  узла, управл ющие входы (т+1)-го и ( переключателей соединены с выходами (т+1)-го усилител , управл ющий вход (т+3)-го переключател  соединен с выходом (т+2)-го усилител , входы ( и (т+2)-го усилителей  вл ютс  соответственно первым и вторым входами второй группы управл ющих входов узла. Кроме того, блок управлени  содержит генератор импульсов, элемент И, триггер, узел посто нной пам ти, причем выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом триггера, нулевой вход которого  вл етс  вторым входом блока, единичный вход триггера соединен с выходом переключател , вход которого соединен с шиной ну- левого потенциала блока, выход элемента И  вл етс  выходом блока, перва  группа выходов которого соединена с первой группой выходов узла посто нной пам ти, втора  группа выходов которого соединена с второй группой выходов блока, группа входов которого соединена с группой входов блока ,посто нной пам ти. На фиг. 1 приведена блок-схема устройства; на фиг. 2 - схема узла согласующих резисторов, на фиг. 3 схема блока управлени , на фиг. 4 временна  диаграмма блока управлени . Устройство дл  контрол  цифрового узла 1 содержит блок 2 ввода, блок 3 пам ти, регистр 4 настройки, коммутатор 5 входов и выходов, блок 6 сравнени , блок 7 управлени , блоки 8 согласующих резисторов, первые 9 и вторые 10 блоки регистров. Узел согласующих резисторов содержит последовательно соединенные резисторы 11, коммутаторы в виде реле , обмотки реле 12 с контактными группами 13, обмотку реле 14 с контактными группами 15, обмотку реле 16 с контактной группой 17, усилители 18-20. Регистры 9 содержат по числу граДсщий согласующего сопротивлени  блока 3 триггеры 21. Регистры 10 содержат два триггера 2.2. Блок 2 ввода предназначен дл  ввода, надфимер с перфоленты или с штеккерного наборного пол , тестово информации, информации о принадлежности выводов к входным и выходным контактам, управл ющей информации, информации о номиналах согласующих резисторов 11, информации о подключении согласующих резисторов 11 последовательно между выходами ком мутатора 5 и входами провер емого узла 1 или параллельно входам прове р емого цифрового узла 1, прив зка согласующих резисторов 12 к плюсу источника или к корпусу и т.д.). Блок 3 пам ти содержит кнопку 23 Пуск, триггер 24, элемент Н 25, генератор 26, узел 27 посто нной па м ти. Регистр 4 настройки, разр дность которого равна числу выводов прове , р емого узла 1, служит дл  управлени  коммутатором 5. Коммутатор 5 осуществл ют переда чу сигналов через блок 8 согласующих резисторов на входы провер емог цифрового узла 1. Блок б сравнени  предназначен дл сравни  кодов эталонов с сигналами на внешних контактах провер емого узла 1. Блок 7 управлени  синхронизирует работу всех блоков устройства, т.е. управл ет записью тестовой информации из блока 2 ввода в блок 3 пам ти , информации о входных и выходных выводах из блока 2 в регистр настро ки 4, информации о номиналах согласующих резисторов 11 из блока 2 в первые блок21 регистров 9, информаци о подключении согласующих резисторо из блока 2 во вторые блоки регистров 10. Блок 8 согласующих резисторов осуществл ет согласование выходов устройства контрол  с входами прове р емого узла 1 путем включени  рези торов определенного номинала между ними. Первый блок регистров 9 хранит информацию дл  управлени  работой реле 12 блока 8, которые осуществл  ют программируемый набор номиналов согласующих резисторов 11, в соотве ствии с кодом, записанным в блоке регистров 9. Второй блок регистров 10 управл  ет работой реле 14 и 16 блока 8, которые определ ют способ подключени  согласующих резисторов, в соответствии с кодом, зафиксированным на его регистрах. Усилители 18-20 возбуждают обмот ки реле 12, 14 и 16. Контроль провер емого цифрового узла 1-осуществл етс  с помощью последовательности элементарных тестов , разр дность каждого из которых равна числу выводов провер емого узла. Каждый элементарный тест включает в себ  стимулы и эталоны. Стимулы - совокупность сигналов, одновременно подаваемых на входы узла, эталоны - совокупность сигналов, которые должны по витьс  на выходах исправного цифрового узла при подаче на его входы стимулов. Работа устройства происходит следующим образом По нажатию кнопки 23 Пуск (фиг. 3) в блоке управлени  7 триггер 24 устанавливаетс  в единичное состо ние, открыва  элемент И 25 дл  прохождени  тактовых сигналов с генератора 26 на запуск блока 2 ввода ( фиг. 4 а-г). Тактовые импульсы, поступа  в блок 2 на счетчик- команд, вырабатывают в параллельном коде последовательность адресов команд, расположенных в-узлэ 27 посто нной пам ти, с выходов которого командна  информаци  следует в блоки 3, 4, 9и 10 (фиг. 3). По первому такту генератора из узла посто нной пам ти выводитс  ко-п манда НАЧАЛО Сфиг. 4 а) в параллельном коде, котора  дешифрируетс  в блоках.4, 9 и 10 и устанавливает их в исходные состо ни . По следующим тактам из блока 2 выводитс  информаци  на общую магистраль , к которой подключены своими входами блоки 3, 4, 9 и 10. По второму такту генератора из узла посто нной пам ти (блок 7) выводитс  код команды ВВОД 1, котора  дешифрируетс  и вводит в регистр настройки 4 информацию о принадлежности выводов провер емого узла 1 к входам или выходам Сфиг. 4 е . Третий такт генератора 26 выводит команду ВВОД 2, котора  дешифрируетс  в блоке 9 и устанавливает в первых регистрах информацию.о номиналах согласующих резисторов 11. По четвертому такту генератора выводитс  команда ВВОД 3, дешифрируема  в блоке 10и фиксирующа  в его регистрах информацию о типе подключени  резисторов 11 (последовательно или параллельно , к корпусу или к плюсу источника ). Начина  с п того такта, узел посто нной паы -щ выдает команду ЗАПИСЬ, котора  повтор етс  столько раз, сколько элементарных тестов содержит контролирующа  программа (фиг. 4 к). Команда ЗАПИСЬ выдел етс  блоком 3 и фиксирует в своей пам ти тест за тестом весь массив программы контрол . После окончани  серии команд ЗАПИСЬ из узла посто нной пам ти (блок 7 ) выдаютс  последовательно одна за другой по тактам - генератора

27 команды ПРОВЕРКА, дешифрируемые блоком 3. По этим командам элементарные тесты по одному из блока 3 пам ти коммутатор 5 и блок согласовани  8 подаютс  на входы провер емого узла 1. Эти же тейты поступают на первые входы блока сравнени  б, на вторые входы которого поступает информаци  с контролируемого издели  1. В случае несравнени  этих информации блок б вырабатывает сигнал, который, поступа  на триггер 24 блока 7, блокирует элемент И 25 дл  прохождени  тактовых импульсов сгенератора 26 и этим фиксирует номер теста, на котором произошел отказ. Если несравнени  не происходит , следует выполнение очередной команды ПРОВЕРКА, т.е. реализаци  текущего элементарного теста (фиг. 4).

После выполнени  всех команд ПРОВЕРКА узел посто нной пам ти выдает команду КОНЕЦ, котора  выдел етс  в блоке 3 и осуществл ет останов .

Работа блока 8 согласующих регистров по сн ет схему узла согласующих резисторов ( фиг. 2), где показан один .канал. Общее число каналов соответствует числу внешних выводов провер емого узла. Каждый канал содержит m последовательно включенных резисторов 11. Номинал каждого последующего резистора в два раза внше предыдущего, так если . - 1 Ом, то R. 2 Ом, 4 Ом, .., R 2М- ом.

Выбор числа определ етс  точность установки номиналов согласующих сопротивлений в требуемом диапазоне их изменени .

Каждый из резисторов 11 запараллелен с нормально замкнутой контактной группой 13 реле 12, при этом сопротивление резистора равно нулю. Если контактна  группа какого-нибудь реле 12 разомкнута, то сопротивление соответствующего резистора 11 полностью входит в общее согласующее сопротивление данного канала блока 8

Номиналы согласующих резисторов 11 записаны в двоичном коде на регистрах б, построенных на D-триггерах 18. В результате, в зависимости от кода, общее согласующее сопротивление канала равно.

,-Rl...

in 11

- общее согласующее сопро- 60

R,

сог тивление канала блока 8 при замкнутой контактной группе 13 ((информаци  на соответствующем D-триггере регистра 9 равна нyлю, 65

и при разомкнутой контактной группе 13 (информаци  на соответствующем D-триггере регистра 9 равна единице).

Реле 14 и 16 определ ют подключение согласующих резисторов 11..Управление этими реле осуществл ют О-триггеры регистра 10 через усилители 19 и 20. В случае, когда реле 14 возбуждено (.информаци  на первом 0-триггере 22 равна единице), согласующее сопротивление включено последовательно между блоком 5 и провер емым уз-/ лом 1. В случае, когда реле 14 не возбуждено, согласующее сопротивление подключаетс  параллельно выводам провер емого узла 1. Реле 16 через контактную группу 17 подключает согласующее сопротивление к плюсу или минусу шины питани .

Резисторы 11,  вл ющиес  согласующими сопротивлени ми между выходами устройстваконтрол  и входами провер емого узла, могут выполн ть роль нагрузочных сопротивлений, если они установлены на выходах провер емого узла. Это обсто тельство позвол ет совместить операции согласовани  и установки нагрузок на одной и той же аппаратуре.

Таким образом, введение блока 8, блоков регистров 9 и 10 позвол ет включать последовательно между выходом устройства контрол  и входом провер емого цифрового узла 1 или параллельно выводам этого узла относительно плюса и минуса питани  резисторы 11 заданного номинала, что обеспечивает уменьшение помех при контроле и повышает его достоверност

Claims (2)

1. Устройство дл  контрол  цифровых узлов, содержащее блок ввода, блок пам ти, блок сравнени , регистр настройки, коммутатор, блок управлени , причем перва  группа выходов блока ввода соединена с группой информационных входов регистра настройки , с группой информационных входов блока пам ти, группа управл ющих входов которого соединена с первой группой выходов блока управлени , группа входов которого соединена с второй группой выходов ввода, вход которого соединен с выходом блока управлени , вход которого соединен с выходом блока сравнени , перва  rpyn.ia входов которого соединена с выводами провер емого узла, втора  группа входов блока сравнени  соединена с выходами блока пам ти и с информационными входами коммутатора , управл ющие входы которого соединены с выходами регистра настройки , управл ющий вход которого со динен с первым выходом второй группы выходов блока управлени , отличающеес  тем, что, с целью увеличени  функциональных воэ можностей за счет обеспечени  возмо ности согласовани  выводов провер е мого узла, в устройство введен блок согласующих резисторов, первый и второй блоки регистров, каждый из которых содержит п. регистров (где п - число выводов провер емого узла ) , причем выходы коммутатора соединены с информационными входами блока согласующих резисторов, перва группа управл ющих входов которого соединена с выходами первого блока регистров, группа информационных входов которого соединена с второй группой выходов блока ввода, с груп пой информационных входов второго блока регистров, выходы которого соединены с второй группой управл ю щих входов блока согласующих резисторов , выходы которого соединены с выводами провер емого узла, управл ющий вход второго блока регистров соединен с вторым выходом второй группы выходов блока управлени , уп равл ющий вход второго блока- . регистров соединен с третьим выходом второй группы выходов блока управлени  . 2. Устройство по п. 1, отли чающеес  тем, что блок соглаСующих резисторов содержит п узлов согласующих резисторов, инфор ционные входы блока согласующих резисторов соединены соответственно с информационными входами узлов согласующих резисторов, перва  и втор группы управл ющих входов которых соединены соответственно с первой и второй группой управл ющих входов блока согласующих резисторов. 3. Устройство по пп. 1 и 2, о т личающеес  тем, что узел согласующих резисторов содержит m резисторов, соединенных последовательно (где m - число управл ющихвходов первой группы управл ющих входов узла), ( т+З) переключателей, (т+2) усилителей, причем перва  гру па управл ющих входов узла соединен соответственно с входами m уси:итеЛ1ей , выходы которых соединены соответственно с управл ющими входами m переключателей, выходы которых соединены с выходами резисторов, инфор мационные входы переключателей соединены соответственно с входами резисторов , вход первого резистора соединен с информационным входом узла , с первым выходом ( переключател , второй выход которого соединен с выходом т-го переключател , с выходом (т+2)-го переключател , информационный вход которого соединен с информационным входом |(т+3)-го переключател , выходы (т+З)-го переключател  соединены соответственно с первой и второй шинами электропитани  узла, управл юцие входы (т+1)-г.о и (т+2)-го переключателей соединены с выходами (ш+1)-го усилител , управл5Шций вход ( т+3)-го переключател  соединен с выходом (т+2)-го усилителл, входы (т+1)-го и (т+2)-го усилителей  вл ютс  соответственно первым и вторым входами второй группы управл ющих входов узла. 4. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит генератор импульсов элемент И, триггер, узел посто нной пам ти , причем выход генератора импульсов соединен с первым входом элемента Н, второй вход которого соединен с выходом триггера, нулевой вход которого  вл етс  вторым входом блока, единичный вход триггера соединен с выходом переключател , вход которого соединен с шиной нулевого потенциала блока, выход элемента И  вл етс  выходом блока, перва  группа выходов , которого соединена с первой группой выходов узла посто нной пам ти, втора  группа выходов которого соединена б второй группой выходов блока, группа входов которого соединена с группой входов блока посто нной пам ти. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 598082, кл. С Об .F 11/04, 1975.

2.Авторское свидетельство СССР № 498619, кл. С 06F 11/00, 1974 (прототип).

0fftJ ffarffj ffff /fffjrOAVlff ffff

Г

//

Offrf fffOr

Фг/г.г

/Й Лл г/

4

ге

л

ff

S4

гз

ffyc/f

0m fifffAa 6

ffffr&ffffffff

Afff

о

f

//

/Kfff

. g i I I И i 11 И 1 111 И I И И

Ф(П. м И И И 11 /