SU1001173A1 - Динамическое полупроводниковое запоминающее устройство - Google Patents

Description

Изобретение относитс  к вычислительной технике, а именно к запокшна ющим устройствам электронных вычисли тельных машин. Известно динамическое полупроводниковое запоминающее устройство, содержащее счетчик адресов регенерации св занный с блоком ущ)авлени  и блоком коммутации, выходы которого соединены с накопителем информации, а входы подключены к процессору и блоку управлени , который соединен, в свою очередь, с процессором и накопителем информации lj. Недостатком данного устройства  в л етс  то,что регенераци  в нем про изводитс  одновременно по текущему адресу строки матриц БИС ЗУ всего объема пам ти и осуществл етс  пОследовательно по адресам соседних строк матриц БИС ЗУ в течение короткого интервала времени, что приводит к понижению помехоустойчивости и надежности работы устройства. Также известно динамическое полупроводниковое запоминающее устройство , содержащее наполнитель информации , блоки управлени  и коммутации и счетчик адресов регенерации 2/}. Регенераци  в нем распределена во времени и осуществл етс  последовательно по част м объема пам ти. Однако недостатком этого устройства  вл етс  то, что регенераци  информации в нем осуществл етс  по. час т м: образованными группами динамических БИС ЗУ всех/модулей пам ти, одновременно по всей глубине бъема пам ти и последовательно от части к части. Это также вызывает неравномерные пиковые нагрузки внутри каждого модул  пам ти и приводит к ухудшению помехоустойчивости и снижению надежностй работы устройства. Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  устройство динамической полупроводниковой пам ти, содержсццее накопительинформации, управл ющие входы, которого подключены к выходам блока управлени , адресные входы - к выходам дешифраторов, а информационные входы - к информационным шинам, при этом входы дешифраторов соединены с вьйсодами коммутаторов, одни входы которых подключены к выходам адресного счетчика регенерации, вторые входы соединены с адресными шинами, а управл ющие входы коммутаторов св заны с выходами блока управ лени  Недостатками данного устройства  вл ютс  невысока  помехоустойчивость и пониженна  надежность работы вследствие осуществлени  регенерации . последовательно.по всем БИС ЗУ стро а за строкой в соответствии с текущими значени ми счетчика адресов регенерации . Цель изобретени  - повышение помехоустойчивости и надежности работы устройства. Указанна  цель достигаетс  тем, что в динамическое полупроводниковое запоминающее устройство, содержащее формирователь управл ющих сигналов, первый, второй и третий входы которо го соединены соответственно с шинамм записи-чтени , подачи синхроимпульсов и запроса на обращение, а первый, второй, третий и четвертый выходы - с управл ющим входом накопител , состо щего из матриц модулей на микросхемах БИС ЗУ и с входами первого, второго и третьего формирователей , при этом выход первого формировател  соединен с входом счетчика адресов регенерации и управл ющим входом первого коммутатора, а выходы второго и третьего формирователей соединены соответственно с первым и вторым управл ющими входами второго коммутатора, а перва  группа входов накопител  соединена с группой инфор мационных шин устройства, перва  группа управл ющих входов - с первой младшей группой адресных входов устройства , втора  группа управл ющих входов - с группой выходов первого коммутатора, перва  группа вхоДов которого соединена с второй младшей группой адресных входов устройства, и дешифратор, введены третий комму-татор и первый, второй и третий дополнительные дешифраторы, а количест во групп разр дов счетчика адресов регенерации соответствует числу уров ней матриц и модулей накопител , при чем выходы младшей и средней группы разр дов счетчика адресов регенераци подключены соответственно через дешифратор и первый дополнительный дешифратор к первым группам входов третьего и второго коммутаторов, а выходы старшей группы разр дов - с второй группой входов первого коммутатора , .при этом средн   и ст.арша  группы адресных входов устройства соединены соответственно через второй и третий дополнительные дешифраторы с вторыми группами входов второ го и третьего коммутаторов, группы выходов которых соединены соответственно с третьей и четвертой группами входов накопител . При этом третий коммутатор содержит две группы элеентов И, группу элементов ИЛИ и ин- ертор, вход которого соединен с упавл ющим входом третьего коммутато- а и первыми входами элементов И первой группы, вторые входы которых одключены соответственно к второй группе входов третьего коммутатора, а выходы - к первым входам группы элементов ИЛИ, выходы которых соединены с группой выходов третьего коммутатора , а вторые в.ходы первых элементов ИЛИ, число которых .а равно числу элементов И второй группы, соединены соответственно с вторыми входами каждого последующего элемента ИЛИ и с выходами элементов И второй группы, первые входы которых соединены с выходом инвертора, а вторые входы - соответственно с первой группой входов третьего коммутатора. На фиг.1 приведена структурна  схема предлагаемого устройства) на фиг.2 - функциональна  схема третьего коммутатора. Динамическое полупроводниковое запоминающее устройство содержит счетчик 1 адресов регенерации, состо щий из младшей, средней и старшей групп 2, 3 и 4 разр дов, формирователь 5 управл ющих сигналов, первый, второй и третий формирователи б, 7 и 8, дешифратор 9, первый, второй и третий дополнительные дешифраторы 10 j 11 и 12, первый, второй и третий коммутаторы 13, 14 и 15, накопитель 16 из матриц и модулей на микросхемах ШС ЗУ процессор 17, формирующий все управл ющие и информационные сигналы дл  динамического полупроводникового запоминающего устройства. Третий коммутатор содержит первую группу 18 элементов И 19, вторую группу 20 элементов И 21, rjpynny 22 элементов ИЛИ 23 и инвертор 24. Устройство может работать в двух режимах: ОБРАЩЕНИЕ и РЕГЕНЕРАЦИЯ. В режиме ОБРАЩЕНИЕ сигнал записи или чтени  поступает на вход записичтени  устройства, сигнал запроса на обращение - на вход запроса на обращение устройства, а адфес - на первую и втору- младшие, среднюю и старшую группы адресных входов устройства. При этом во врем  записи на группу информационных входов устройства поступает информаци  дл  записи в накопитель 16, а во врем  считывани  на информационные входы устройства поступает информаци  из накопител  16. Работа устройства как в режиме ОБРАЩЕНИЕ , так и в режиме РЕГЕНЕРАЦИЯ синхронизируетс  с помощью синхроимпуль-. сов, поступающих на соответствующий вход устройства. Все управл ющие сигналы поступают с входов устройствана первый, второй и третий входы формировател  5 управл ющих сигналов.

который формирует в режиме ОБРАЩЕЙЖ сигнал записи или считывани  на управл ющем входе накопител  16 и запускает первый и второй формирователи 6 и. 7, последний из которых открывает по первому управл ющему входу второй коммутатор 14. Перва  младша  группа адреса записи или считывани  какоголибо числа поступает непосредственно на первую группу управл ющих входов накопител  16, св занных с адресами столбцов микросхем БИС ЗУ. Втора  младша  группа ajgpeca записи или считывани  поступает на первую группу входов, первого коммутатора 13, по выходам соединенного с второй груп- 15 пой управл ющих входов накопител  16, св занных с адресами строк микросхем |БИС ЗУ. Средн   группа адреса записи или считывани  числа поступает через второй дополнительнЕлй дешифратор 20 11 на вторую группу входов второго коммутатора 14, по выходам соединенного с третьей группой управл ющих входов накопител  16, св занных с . .адресами выбора строки матрицы модул  25 пам ти.Старша  группа адреса записи или считывани  поступает через третий дополнительный дешифратор 12 на вторую группу входов третьего коммутатора 15 по выходам соединенного с четвертой зо группой управл ющих входов накопител  16, св занных с адресами выбора строки матрицы накопител  информации. При этом на управл ющие входы первого и третьего ко1 1мутаторов 13 и 15 с jg выхода первого формировател  6 в режиме ОБРАЩЕНИЕ поступает такой уровень напр жени , который разрешает прохождение информации через KOMviyтаторы 13 и 15 с второй группы входов. Работа третьего коммутатора 15 по передаче информации на выход со стороны второй группы входов аналогична работе первого и второго коммутаторов 13 и 14. При поступлении, например, высокого уровн  напр жени  на управ- 45 л ющий вход третьего коммутатора 15 (фиг.2} по первым входам открыты элемааты И 19 первой группы 18, что обеспечивает прохождение информации с второй группы входов коммутатора 50 15 через элементы И 19- на входы элементов ИЛИ 23 группы 22 и далее на выходе коммутатора. Элементы И 21 второй группы 20 третьего коммутатора 15 в это врем  закрыты низким уров- 55 нем напр жени  с выхода инвертора 24

Таким образом, в устройстве осуществл етс  дешифраци  и запись или считывание какого либо числа, адрес которого поступает на адресные входн д устройства. .

Регенераци  информации в накопителе 16 равномерно распределена внут-. ри максимально допустимого интервала 5

времени, соответствукндего максимальному времени сохранени  информации в микросхемах БИС ЗУ, и осуществл етс  периодически при отсутствии сигнала запроса на обращение, либо сразу после отработки текущего запроса.на обращение. Анализ запросов на обращение и на регенерацию.(режим РЕГЕНЕ .РАЦИЯ) осуществл етс  в формироватеiле 5-управл ющих сигналой. При этом, если в резуль.тате такого анализа раз решен цикл регенерации, первый формирователь 6 вырабатывает разрешающий сигнал на регенерацию, который поступает на вход счетчика 1 адресов регенерации, устанавлива  его в состо ние очередного теку1иэго адреса регенерации, и на Управл юи(ие входы первого и третьего коммутаторов 13 и

15,разреша  прохождение информации дл  первого из них со стороны второй группы входов, а дл  второго - со стороны первой группы входов.

Счетчик 1 адресов регенерации разрелен на. три группы разр дов по числу уровней системы матриц накопител 

16.Младша  группа 2 разр дов счетчика 1 адресов регенерации (например, два разр да дл  количества элементов И второй группы ц 4 третьего коммутатора ), содержаща  код адреса строки матрицы накопител  16, через дешифратор 9 поступает на первую группу входов третьего коммутатора 15. Учитыва , что в режиме РЕГЕНЕРАЦИЯ третий коммутатор 15 открыт со стороны первой группы входов, на четвертую группу управл ющих входов накопител  16 с дешифратора 9 поступает соответствунлдий сигнал дл  выбора строки матрицы накопител  16. Средн   группа 3 разр довсчетчика 1 адресов регенерации , содержаща  код адреса строки матрицы модул  накопител  16, через первый дополнительный де11; ифратсф 10 поступает на первую группу входов второго коммутатора 14. Второй коммутатор 14 в режиме РЕГЕНЕРАЦИЯ от}фЫ7 по второму управл ющему входу от третьего формировател  8, что обеспечивает прохождение на выход второго коммутатора 14 информации с первой группы его вх дов. Следовательно,

на третью группу управл ющих входов накопител  16 дл  выбора матрицы строки модул  пам ти сигнал поступает с выхода первого дополнительного дешифратора 10. .

Claims (3)

1.Патент США 4006468, кл. G 11 С 7/00, опублик. 1977.

2.Патент ФРГ 2543515, кл. G 11 С 7/00, опублик. 1977.

.

3. Патент США 379б961, кл. G 11 С 11/24, опублик. 1974 (про ) .

фиг. 2