SE518533C2 - Formation of shallow and deep trenches for isolation of semiconductor devices involves forming shallow trench(es), dielectric layer, opening(s) in dielectric layer, spacer, and deep trench in opening - Google Patents
Formation of shallow and deep trenches for isolation of semiconductor devices involves forming shallow trench(es), dielectric layer, opening(s) in dielectric layer, spacer, and deep trench in openingInfo
- Publication number
- SE518533C2 SE518533C2 SE9903338A SE9903338A SE518533C2 SE 518533 C2 SE518533 C2 SE 518533C2 SE 9903338 A SE9903338 A SE 9903338A SE 9903338 A SE9903338 A SE 9903338A SE 518533 C2 SE518533 C2 SE 518533C2
- Authority
- SE
- Sweden
- Prior art keywords
- trench
- shallow trench
- dielectric layer
- deep
- shallow
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 title abstract description 9
- 238000002955 isolation Methods 0.000 title abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012856 packing Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 101100427547 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ULS1 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
Abstract
Description
518 533 2 etsning och återfyllning, erbjuder de en kraftig förbättring i det att en minskad yta krävs för isolering mellan kretselement och t.ex. lagringskondensatorer i DRAM- minnesteknologier. 518 533 2 etching and backfilling, they offer a strong improvement in that a reduced area is required for insulation between circuit elements and e.g. storage capacitors in DRAM memory technologies.
Trencharna bildas genom att avlägsna kisel medelst torretsning och genom att fylla dem med lämpliga dielektriska eller ledande material. lsolation med grunda trenchar (STI, shallow trench isolation), som används för att ersätta LOCOS-isolation, har vanligtvis ett djup av några tiondels mikroner och används för isolering mellan en anordnings komponenter. lsolation med grunda trenchar beskrivs närmare i exempelvis "Choices and Challenges for Shallow Trench lsolation", Semiconductor international, april 1999, sidan 69. Djupa trenchar, vanligtvis med ett djup större än några mikroner, används huvudsakligen för att isolera olika anordningar och grupper med anordningar (brunnar) inom CMOS/BiCMOS-teknologier för att bilda vertikala kondensatorer och för att bilda högkonduktiva kontaktertill substratet, se C.Y. Chang och S.M. Sze (redaktörer); "ULSl Technology", McGraw-Hill, New York, 1996, sidorna 355-357, och WO 97/35344 (uppfinnare: Jarstad och Norström). Trencharna fylls med oxid, polykisel eller andra material och ytan planariseras, antingen medelst torretsning eller medelst kemisk- mekanisk polering (CMP, chemical mechanical polishing).The trenches are formed by removing silicon by dry etching and by filling them with suitable dielectric or conductive materials. Shallow trench insulation (STI), which is used to replace LOCOS insulation, usually has a depth of a few tenths of a micron and is used for insulation between the components of a device. Isolation with shallow trenches is described in more detail in, for example, "Choices and Challenges for Shallow Trench Isolation", Semiconductor International, April 1999, page 69. Deep trenches, usually with a depth greater than a few microns, are mainly used to insulate various devices and groups of devices. (wells) in CMOS / BiCMOS technologies to form vertical capacitors and to form highly conductive contacts to the substrate, see CY Chang and S.M. Sze (editors); "ULS1 Technology", McGraw-Hill, New York, 1996, pages 355-357, and WO 97/35344 (inventors: Jarstad and Norström). The trenches are filled with oxide, polysilicon or other materials and the surface is planarized, either by dry etching or by chemical mechanical polishing (CMP).
I US-patentet 4,994,406 utfärdat till Vasquez och Zoebel beskrivs ett förfarande för att bilda grunda och självlinjerade, djupa isolationstrenchar i en integrerad krets. Även om den djupa trenchen självlinjeras till kanten hos anordningsområden, utnyttjar strukturen en polykiselnitridstack för att bilda anordningsisolationen genom att använda LOCOS med stort lateralt inkräktande, hög temperaturbudget och icke-plan yta såsom resultat.U.S. Patent 4,994,406 issued to Vasquez and Zoebel discloses a process for forming shallow and self-aligned deep insulation trenches in an integrated circuit. Although the deep trench is self-aligned to the edge of device areas, the structure utilizes a polysilicon nitride stack to form the device insulation using LOCOS with large lateral intrusion, high temperature budget and non-planar surface as a result.
US-patentet 5,691 ,232 utfärdat till Bashir beskriver ett förfarande för att bilda grund och djup trenchisolation genom att kombinera bildandet av de två. Först bildas en grund trench genom att använda en första mask och sedan bildas en djup trench genom att använda en andra mask. Hela strukturen fylls med oxid och planariseras. Eftersom masken för den djupa trenchen måste linjeras med masken för den grunda trenchen, erhålls lägre packningstäthet och/eller problem med läckströmmar, då strukturen skalas. 51 8 5 3 3 šïï* Ilší - Ilšï šïfš 3 Dessutom kräver vanligtvis fyllning av smala, djupa trenchar användning av polykisel och tillbakaetsning, vilket inte beskrivs i detta dokument.U.S. Patent 5,691, 232 issued to Bashir discloses a process for forming shallow and deep trench insulation by combining the formation of the two. First a shallow trench is formed using a first mask and then a deep trench is formed using a second mask. The whole structure is filled with oxide and planarized. Since the mask for the deep trench must be aligned with the mask for the shallow trench, lower packing density and / or problems with leakage currents are obtained when the structure is scaled. 51 8 5 3 3 šïï * Ilší - Ilšï šïfš 3 In addition, the filling of narrow, deep trenches usually requires the use of polysilicon and back etching, which is not described in this document.
I US-patentet 5,895,253 utfärdat till Akram beskrivs ett förfarande för att bilda en djup trench inuti en grund trench och hur den fylls med en isolator. Den djupa trenchen är självlinjerad inuti den grunda trenchen. Detta utförs med användning av endast ett maskningssteg. Efter det att trenchen bildats, fylls den på känt sätt. Även om patentet visar hur en djup trench kan placeras självlinjerad inuti den grundare trenchen, använder förfarandet endast ett maskningssteg och det är inte möjligt att använda grunda trenchar utan någon djup trench. Bredden hos den djupa trenchen sätts genom bredden hos den grunda trenchens öppning och bredder hos s.k. spacers. Om olika grunda trenchöppningar används, kommer etsningen och fyllningen av de djupa trencharna att bli svåra eller t.o.m. omöjliga.U.S. Patent 5,895,253 issued to Akram discloses a method of forming a deep trench within a shallow trench and how it is filled with an insulator. The deep trench is self-aligned inside the shallow trench. This is done using only one masking step. After the trench is formed, it is filled in a known manner. Although the patent shows how a deep trench can be placed self-aligned inside the shallower trench, the method uses only one masking step and it is not possible to use shallow trenchs without a deep trench. The width of the deep trench is set by the width of the shallow trench opening and the widths of the so-called spacers. If different shallow trench openings are used, the etching and filling of the deep trenchs will be difficult or even impossible.
REDOGÖRELSE FÖR UPPFINNINGEN Det är följaktligen ett syfte med föreliggande uppfinning att tillhandahålla ett förfarande vid framställning av en integrerad krets, särskilt en integrerad krets för radiofrekvenstillämpningar, för att bilda grunda och djupa trenchar för isolering av halvledaranordningar innefattade i nämnda krets, som överkommer åtminstone något av de problem som är förknippade med den kända tekniken.DISCLOSURE OF THE INVENTION Accordingly, it is an object of the present invention to provide a method of manufacturing an integrated circuit, in particular an integrated circuit for radio frequency applications, for forming shallow and deep trenches for insulating semiconductor devices included in said circuit which at least slightly exceed the problems associated with the prior art.
Det är ett ytterligare syfte med uppfinningen att tillhandahålla ett framställnings- förfarande, som tillåter att djupa trenchar kan placeras inuti grunda trenchområden med ett justerbart avstånd från kanten av den grunda trenchen till den djupa trenchen, varvid även bildande av grunda trenchområden utan någon djup trench däri kan tillåtas.It is a further object of the invention to provide a manufacturing method which allows deep trenchs to be placed within shallow trench areas with an adjustable distance from the edge of the shallow trench to the deep trench, thereby also forming shallow trench areas without any deep trench therein. can be allowed.
Det är ett ytterligare syfte med uppfinningen att tillhandahålla ett sådant förfarande, vilket har förbättrad skalningskarakteristik, som möjliggör en ökad packningstäthet.It is a further object of the invention to provide such a method which has improved peeling characteristics which enables an increased packing density.
Det är ännu ett syfte med uppfinningen att tillhandahålla ett sådant förfarande, som har en ökad integrationsflexibilitet och som är kompatibelt med flera teknologier. 518 533 4 Dessa syften bland andra uppnås enligt en aspekt av uppfinningen medelst ett förfarande, som innefattar följande steg: att ett halvledarsubstrat tillhandahålls, att valfritt ett första dielektriskt skikt bildas på nämnda substrat, att åtminstone en grund trench bildas i nämnda första dielektriska skikt eller i nämnda substrat genom att använda en första mask formad på nämnda första dielektriska skikt eller nämnda substrat, varvid nämnda grunda trench är utsträckt in i nämnda substrat, att ett andra dielektriskt skikt av en förutbestämd tjocklek, 2x, bildas på strukturen erhållen som resultat av steget att bilda den åtminstone ena grunda trenchen, att åtminstone en öppning i nämnda andra dielektriska skikt bildas genom att använda en andra mask formad på nämnda andra dielektriska skikt och med en kant hos nämnda andra mask linjerad till en kant hos nämnda grunda trench med en maximal fellinjering av halva den förutbestämda tjockleken av nämnda andra dielektriska skikt, d.v.s. +/- x, där nämnda öppning är utsträckt inuti den grunda trenchen till bottnen därav, varvid en spacer med en bredd lika med den förutbestämda tjockleken, 2x, bildas i nämnda grunda trench och längs med nämnda kant därav, och att en djup trench bildas i nämnda öppning genom att använda nämnda andra dielektriska skikt såsom hårdmask, där nämnda djupa trench är utsträckt ytterligare i nämnda substrat och är självlinjerad till nämnda grunda trench.It is another object of the invention to provide such a method, which has an increased integration flexibility and which is compatible with several technologies. These objects are achieved, inter alia, according to an aspect of the invention by a method comprising the steps of: providing a semiconductor substrate, optionally forming a first dielectric layer on said substrate, forming at least one shallow trench in said first dielectric layer, or in said substrate by using a first mask formed on said first dielectric layer or said substrate, said shallow trench being extended into said substrate, that a second dielectric layer of a predetermined thickness, 2x, is formed on the structure obtained as a result of the step forming the at least one shallow trench, that at least one opening in said second dielectric layer is formed by using a second mask formed on said second dielectric layer and with an edge of said second mask lined to an edge of said shallow trench with a maximum misalignment of half the predetermined thickness of said second dielectric layer, i.e. +/- x, wherein said opening extends within the shallow trench to the bottom thereof, a spacer having a width equal to the predetermined thickness, 2x, being formed in said shallow trench and along said edge thereof, and a deep trench being formed in said aperture by using said second dielectric layer as a hardworm, wherein said deep trench is further extended in said substrate and is self-aligned to said shallow trench.
Vidare är det ett syfte med föreliggande uppfinning att tillhandahålla en halvledar- struktur, som erhålls från ovan nämnda framställningsförfarande.Furthermore, it is an object of the present invention to provide a semiconductor structure obtained from the above-mentioned manufacturing process.
Enligt en andra aspekt av föreliggande uppfinning tillhandahålls således en halvledar- struktur innefattande ett halvledarsubstrat, åtminstone en grund trench utsträckt vertikalt in i nämnda substrat, en djup trench lateralt belägen inom nämnda grunda trench, där nämnda djupa trench är utsträckt vertikalt ytterligare in i nämnda substrat, varvid nämnda djupa trench är självlinjerad till nämnda grunda trench med ett styrt, lateralt 518 533 5 avstånd mellan en kant hos den grunda trenchen och en kant hos den djupa trenchen, och de laterala utsträckningarna hos den grunda och den djupa trenchen är valda oberoende av varandra.Thus, according to a second aspect of the present invention, there is provided a semiconductor structure comprising a semiconductor substrate, at least one shallow trench extending vertically into said substrate, a deep trench laterally located within said shallow trench, said deep trench extending vertically further into said substrate. , said deep trench being self-aligned to said shallow trench with a controlled, lateral distance between an edge of the shallow trench and an edge of the deep trench, and the lateral extensions of the shallow and deep trench are selected independently of each other.
En fördel med föreliggande uppfinning är att avståndet mellan den djupa och den grunda trenchkanten är fast och bestämt av tjockleken hos det pålagda, andra dielektrlska skiktet, varvid det är enkelt styrbart.An advantage of the present invention is that the distance between the deep and the shallow trench edge is fixed and determined by the thickness of the applied, second dielectric layer, whereby it is easily controllable.
Ytterligare en fördel med uppfinningen är att avståndet mellan den djupa och den grunda trenchkanten är minimerat för att erhålla en ökad packningstäthet hos den integrerade kretsen, varvid fortfarande ett steg förefinns mellan dem för att förhindra spänningar uppkomna från framställningen av den djupa trenchen att interferera med aktiva områden.A further advantage of the invention is that the distance between the deep and the shallow trench edge is minimized in order to obtain an increased packing density of the integrated circuit, a step still being present between them to prevent voltages arising from the production of the deep trench from interfering with active. areas.
Ytterligare fördelar med och kännetecken för uppfinningen kommer att bli uppenbara i följande detaljerade beskrivning av utföringsformer.Additional advantages and features of the invention will become apparent in the following detailed description of embodiments.
KORT BESKRIVNING AV RITNINGARNA Föreliggande uppfinning kommer att bättre förstås från den detaljerade beskrivningen av utföringsformer av föreliggande uppfinning given här nedan och de medföljande figurerna 1-11, som endast skall ses såsom en illustration av uppfinningen och skall således icke vara begränsande för densamma.BRIEF DESCRIPTION OF THE DRAWINGS The present invention will be better understood from the detailed description of embodiments of the present invention given below and the accompanying Figures 1-11, which are to be considered only as an illustration of the invention and are thus not to be limiting thereof.
Fig. 1-3 och 5-8 är starkt förstorade tvärsektionsvyer av en del av en halvledarstruktur under framställningsförfarandet i enlighet med föreliggande uppfinning.Figs. 1-3 and 5-8 are greatly enlarged cross-sectional views of a portion of a semiconductor structure during the manufacturing process in accordance with the present invention.
Fig. 4 är en vy från ovan av en del av en halvledarstruktur under framställning i enlighet med det uppfinningsenliga förfarandet.Fig. 4 is a top view of a portion of a semiconductor structure being fabricated in accordance with the method of the invention.
Fig. 9-11 är SEM-bilder av tvärsektioner av en del av en halvledarstruktur under framställningsförfarandet i enlighet med föreliggande uppfinning. 518 533 6 DETALJERAD BESKRIVNING AV UTFÖRINGSFORMER I följande beskrivning, i förklarande syfte och inte begränsande, är särskilda detaljer angivna, såsom särskild hårdvara, tillämpningar, tekniker etc., för att erbjuda en noggrann förståelse av föreliggande uppfinning. Det skall emellertid vara uppenbart för fackmannen inom teknikområdet, att föreliggande uppfinning kan utövas i andra utföringsformer, som avviker från dessa specifika detaljer. I andra fall är detaljerade beskrivningar av välkända förfaranden, protokoll, anordningar och kretsar utelämnade för att inte fördunkla beskrivningen av föreliggande uppfinning med onödiga detaljer.Figs. 9-11 are SEM images of cross sections of a portion of a semiconductor structure during the fabrication process in accordance with the present invention. DETAILED DESCRIPTION OF EMBODIMENTS In the following description, for explanatory and non-limiting purposes, particular details are given, such as particular hardware, applications, techniques, etc., to provide an accurate understanding of the present invention. However, it will be apparent to those skilled in the art that the present invention may be practiced in other embodiments that depart from these specific details. In other cases, detailed descriptions of well-known methods, protocols, devices, and circuits are omitted so as not to obscure the description of the present invention with unnecessary detail.
Med hänvisning till fig. 1-11 beskrivs i detalj en uppfinningsenlig utföringsform av en processekvens, som innefattar bildande av en grund och en djup trench, fyllning av trencharna samt planarisering.With reference to Figs. 1-11, an inventive embodiment of a process sequence is described in detail, which comprises forming a shallow and a deep trench, filling the trenchs and planarizing.
Före bildandet av isolationen kan subkollektorer, brunnar eller varje annan anordnings- region ha formerats i begynnelsematerialet. Vid steget då föreliggande uppfinnings- enliga process påbörjas är emellertid ytan hos ett kiselsubstrat ren och varje skikt ovanpå kislet har avlägsnats.Prior to the formation of the insulation, subcollectors, wells or any other device region may have been formed in the starting material. However, at the stage when the process according to the present invention is started, the surface of a silicon substrate is clean and each layer on top of the silicon has been removed.
Med hänvisning till fig. 1 beskrivs bildande av en hårdmask för en grund trench.Referring to Fig. 1, the formation of a hard mask for a shallow trench is described.
Maskningsskiktet för den grunda trenchen bildas genom att oxidera kiselytan 10 för att bilda ett skikt 12 av termisk kiseloxid till typiskt en tjocklek av 100 Å. Därefter deponeras ett approximativt 2000 Å tjockt kiselnitridskikt 14 medelst kemisk ångdeponering (CVD, chemical vapor deposition). Andra kombinationer av tjocklekar och/eller masknings- material är möjliga.The masking layer for the shallow trench is formed by oxidizing the silicon surface 10 to form a layer 12 of thermal silica to typically a thickness of 100 Å. Thereafter, an approximately 2000 Å thick silicon nitride layer 14 is deposited by chemical vapor deposition (CVD). Other combinations of thicknesses and / or masking materials are possible.
Med hänvisning däreftertill fig. 2 betraktas bildande av en grund trench. En fotoresist 16 appliceras på nitridskiktet 14 och exponeras genom att använda en första mask, s.k. vallgravsmask, som lämnar öppningar, där den grunda trenchen skall etsas. Etsningen, som företrädesvis är icke-isotropisk ets, utförs medelst reaktivjonetsning (RIE, reactive ion etching) genom nitrid/oxidskikten 12, 14 och in i kiselsubstratet 10 för att bilda en vertikal, grund trench 18. Det föredragna djupet hos trenchen 18 är 0,2-0,7 pm, eller 51 s sas Ilšï ~ Ilšïëííš 7 mera typiskt 0,3-0,6 um, från kiselytan 10a. Fotoresisten 16 avlägsnas efter etsningen av den grunda trenchen 16.Referring subsequently to Fig. 2, the formation of a shallow trench is considered. A photoresist 16 is applied to the nitride layer 14 and exposed using a first mask, so-called moat mask, which leaves openings where the shallow trench is to be etched. The etching, which is preferably non-isotropic etching, is performed by reactive ion etching through the nitride / oxide layers 12, 14 and into the silicon substrate 10 to form a vertical, shallow trench 18. The preferred depth of the trench 18 is 0. , 2-0.7 pm, or 51 s sas Ilšï ~ Ilšïëííš 7 more typically 0.3-0.6 μm, from the silicon surface 10a. The photoresist 16 is removed after the etching of the shallow trench 16.
Med hänvisning därefter till fig. 3 och 4 kommer bildande av en hårdmask för en djup trench att beskrivas.Referring subsequently to Figs. 3 and 4, the formation of a hard mask for a deep trench will be described.
Ett kiseloxidskikt 20 av tjocklek 2x deponeras, företrädesvis konformt, t.ex. medelst CVD, ovanpå strukturen, d.v.s. ovanpå kvarvarande delar hos nitridskiktet 14 och i den grunda trenchen 18. Det föredras att oxidskiktet 20 deponeras konformt, eftersom marginaler för efterföljande maskning och etsning i annat fall kommer att reduceras.A silica layer 20 of thickness 2x is deposited, preferably conformally, e.g. by CVD, on top of the structure, i.e. on top of remaining parts of the nitride layer 14 and in the shallow trench 18. It is preferred that the oxide layer 20 be deposited conformally, as margins for subsequent masking and etching will otherwise be reduced.
Fotoresisten 22 appliceras och exponeras genom att använda en andra mask, s.k. trenchmask, som tillsammans med del av oxidskiktet 20 definierar en öppning 24 med en bredd w för den djupa trenchen.The photoresist 22 is applied and exposed using a second mask, so-called trench mask, which together with part of the oxide layer 20 defines an opening 24 with a width w for the deep trench.
Utseendet hos den första respektive den andra masken illustreras i fig. 4, som visar halvledarstrukturen från ovan. Kanterna hos den grunda trenchen och hos öppningen, som kommer att utgöra den laterala definieringen av den djupa trenchen, indikeras medelst 26 respektive 28. Öppningen/öppningama hos trenchmasken kan placeras var som helst inuti de grunda trenchområdena. Bredden hos den djupa trenchen kan väljas genom att använda olika maskdimensioner. Det är vanligtvis föredraget att använda trenchar med fasta, laterala dimensioner (tjocklekar), företrädesvis av omkring 1 um eller mindre, eftersom problem annars kommer att uppträda med en icke likformig ets och med svårigheter att återfylla och planarisera den djupa trenchen.The appearance of the first and second masks, respectively, is illustrated in Fig. 4, which shows the semiconductor structure from above. The edges of the shallow trench and of the opening, which will form the lateral definition of the deep trench, are indicated by 26 and 28, respectively. The opening (s) of the trench mask may be located anywhere within the shallow trench areas. The width of the deep trench can be selected by using different mesh dimensions. It is usually preferred to use trenchs with fixed, lateral dimensions (thicknesses), preferably of about 1 μm or less, as problems will otherwise occur with a non-uniform etching and with difficulty in backfilling and planarizing the deep trench.
Ett kännetecken för föreliggande uppfinning är linjering av maskkanten 30 vid kanten 26 hos den grunda trenchen, som gör det möjligt att placera den djupa trenchen självlinjerad med ett avstånd satt av oxidtjockleken 2x, som i ett föredraget exempel är mellan 1000 och 4000 Å, och typiskt 2500 Å. 5 1 8 53 3 1223-122322? 8 Företrädesvis uppfyller höjden H hos den grunda trenchen 18, oxidskiktet 12 och nitridskiktet 14 (d.v.s. det totala etsdjupet vid bildande av den grunda trenchen 18) och tjockleken 2x hos kiseloxidskiktet 20 följande relation: H>2x lfig. 3 och 4 visas detaljer hos masklinjeringen och oxidtjockleken. Antag att oxiden är 100% konform (likformig i tjocklek vid steg) med en tjocklek av 2x, så positioneras trenchmasken 30 med ett överlapp x från kiselnitridkanten 26, vilket läge gavs av vallgravsmasken. En modern stegmotor kan linjera masken med en precision bättre, eller t.o.m. mycket bättre, än 1000 Å.A feature of the present invention is the alignment of the mesh edge 30 at the edge 26 of the shallow trench, which makes it possible to place the deep trench self-aligned with a distance set by the oxide thickness 2x, which in a preferred example is between 1000 and 4000 Å, and typically 2500 Å. 5 1 8 53 3 1223-122322? Preferably, the height H of the shallow trench 18, the oxide layer 12 and the nitride layer 14 (i.e. the total etching depth in forming the shallow trench 18) and the thickness 2x of the silica layer 20 meet the following relationship: H> 2x 1 fi g. 3 and 4 show details of the mask alignment and the oxide thickness. Assume that the oxide is 100% conformal (uniform in thickness at step) with a thickness of 2x, then the trench mask 30 is positioned with an overlap x from the silicon nitride edge 26, which position was given by the moat mask. A modern stepper motor can align the mask with a precision better, or even much better, than 1000 Å.
Med hänvisning därefter till fig. 5 kommer bildande av en oxidspacer 32 att betraktas.Referring subsequently to Fig. 5, the formation of an oxide spacer 32 will be considered.
Oxidskiktet 20 etsas medelst reaktiv jonets (RIE) för att definiera trenchöppningen 33, vilken sträcker sig till bottenytan 18a hos den grunda trenchen. Samtidigt bildas sidoväggsoxidspacer 32 med en bredd av 2x vid kanten av den grunda trenchen av del av skiktet 20. Genom att styra oxidtjockleken 2x kan avståndet från den grunda trenchkanten till den djupa trenchöppningen justeras. Ovanpå nitridskiktet 14 skyddas oxidskiktet 20 av fotoresistmasken och denna oxid kommer senare att tjänstgöra såsom hårdmask för dessa områden under det följande etssteget. Oxidskiktet 20 kvarlämnas också vid delar av det grunda trenchområdet, där inga djupa trenchar skall bildas. Efter etsning avlägsnas fotoresisten.The oxide layer 20 is etched by reactive ion (RIE) to define the trench opening 33, which extends to the bottom surface 18a of the shallow trench. At the same time, side wall oxide spacers 32 are formed with a width of 2x at the edge of the shallow trench of part of the layer 20. By controlling the oxide thickness 2x, the distance from the shallow trench edge to the deep trench opening can be adjusted. On top of the nitride layer 14, the oxide layer 20 is protected by the photoresist mask and this oxide will later serve as a hard mask for these areas during the subsequent etching step. The oxide layer 20 is also left at parts of the shallow trench area, where no deep trenchs are to be formed. After etching, the photoresist is removed.
Med hänvisning närmast till fig. 6 bildas en djup trench 34 medelst etsning med användande av oxidskiktet 20 och spacern 32 såsom en hårdmask. Oxidspacern 32 med bredd 2x definierar avståndet från den djupa trenchen 34 till det aktiva området.Referring most closely to Fig. 6, a deep trench 34 is formed by etching using the oxide layer 20 and the spacer 32 as a hard mask. The 2x wide oxide spacer 32 defines the distance from the deep trench 34 to the active area.
Djupet hos den djupa trenchen är åtminstone några mikroner, och mera föredraget åtminstone 5 mikroner.The depth of the deep trench is at least a few microns, and more preferably at least 5 microns.
Med hänvisning nu till tig. 7 avlägsnas oxidhårdmasken 20, 32 för mönstringen av den djupa trenchen 32 i exempelvis HF. 518 533 9 Efterföljande fyllning och planarisering av trenchområden kan åstadkommas på flera sätt kända från litteraturen. Såsom ett illustrativt exempel fortsätter processen genom att utföra en lineroxidation, vars syfte är att utföra hörnavrundningar vid den skarpa kanten hos trencharna för att reducera spänningar och oönskade, elektriska effekter. Detta uppnås genom att växa en tunn (200-300 Å), termisk oxid 36 vid hög temperatur (> 1000°C). Eftersom spacern har avlägsnats, kommer en liten "bird's beak" 37 att bildas i oxidskiktet 12 under nitridskiktet 14, vilket ytterligare kommer att assistera vid hörnavrundningen, se fig. 7.With reference now to tig. 7, the oxide hard mask 20, 32 is removed for the patterning of the deep trench 32 in, for example, HF. Subsequent filling and planarization of trench areas can be accomplished in several ways known from the literature. As an illustrative example, the process continues by performing a liner oxidation, the purpose of which is to perform corner rounds at the sharp edge of the trenchs to reduce voltages and unwanted electrical effects. This is achieved by growing a thin (200-300 Å) thermal oxide 36 at high temperature (> 1000 ° C). Since the spacer has been removed, a small "bird's beak" 37 will be formed in the oxide layer 12 below the nitride layer 14, which will further assist in the corner rounding, see Fig. 7.
Med hänvisning nu till fig. 8 fylls trenchen på ett konventionellt sätt med ett 2000 Åtjockt skikt 38 av TEOS och med 15000 Å polykisel 40. Polykislet etsas sedan tillbaka för att avlägsna allt polykisel från de grunda trenchområdena.Referring now to Fig. 8, the trench is filled in a conventional manner with a 2000 Å thick layer 38 of TEOS and with 15000 Å polysilicon 40. The polysilicon is then etched back to remove all polysilicon from the shallow trench areas.
Alternativt används ett dielektrikum för att fylla trencharna i stället för polykisel. Slutligen fylls den kvarlämnade, grunda trenchen med t.ex. CVD-oxid 42 och planariseras, antingen genom att använda torretsningsmetoder eller genom kemisk-mekanisk behandling (CMP). Den resulterande strukturen visas i fig. 8. Förfarandet fortsätter ytterligare med bildande av aktiva anordningar etc., vilket inte visas i figurerna och inte kommer att beskrivas ytterligare i denna beskrivning.Alternatively, a dielectric is used to fill the trenchs instead of polysilicon. Finally, the remaining, shallow trench is filled with e.g. CVD oxide 42 and planarized, either by dry etching methods or by chemical-mechanical treatment (CMP). The resulting structure is shown in fi g. The process continues further with the formation of active devices, etc., which is not shown in the figures and will not be described further in this description.
Med hänvisning närmast till fig. 9-11 kommer SEM-bilder (SEM, scanning electron microscope) av en del av halvledarstrukturen under framställningsförfarandet i enlighet med föreliggande uppfinning att kort diskuteras.Referring most closely to Figs. 9-11, SEM (scanning electron microscope) images of a portion of the semiconductor structure during the fabrication process in accordance with the present invention will be briefly discussed.
Strukturer erhållna före trenchfyllning visas i fig. 9 och 10. Notera att oxid/nitridskikten ovanpå icke är distinkt synliga. l fig. 9 visar SEM-bilden grunda trenchområden utan någon djup trench (strukturerna längst till vänster och längst till höger) och ett annat grunt trenchområde med två djupa trenchar självlinjerade till kanterna av det grunda trenchområdet (i mitten). Det inramade området indikerat med 44 motsvarar strukturen visad i fig. 1-3 och 5. I fig. 10 visar bilden anordningsområden 46 för två bipolära transistorer 48, 50, såsom indikeras i figuren, varvid den djupa trenchen intill kollektorkontaktområdet 52 är självlinjerad vid den grunda trenchisolationskanten. 10 Slutligen visar fig. 11 en SEM-bild av strukturen efter tlllbakaetsning, då polykislet avlägsnas från de grunda trenchområdena. I figuren indikeras strukturerna resulterande från etsning med 54, medan det 2000 Å tjocka TEOS-skiktet ovanpå nitrid/oxidskikten i trenchområdena indikeras med 56.Structures obtained before trench filling are shown in Figures 9 and 10. Note that the oxide / nitride layers on top are not distinctly visible. In Fig. 9, the SEM image shows shallow trench areas without any deep trench (the structures on the far left and far right) and another shallow trench area with two deep trenchers self-aligned to the edges of the shallow trench area (in the middle). The framed area indicated by 44 corresponds to the structure shown in Figs. 1-3 and 5. In Fig. 10 the picture shows device areas 46 for two bipolar transistors 48, 50, as indicated in the clock, the deep trench adjacent to the collector contact area 52 being self-aligned at the shallow trench insulation edge. Finally, Fig. 11 shows an SEM image of the structure after back etching, when the polysilicon is removed from the shallow trench areas. In the fi gure, the structures resulting from etching are indicated by 54, while the 2000 Å thick TEOS layer on top of the nitride / oxide layers in the trench areas is indicated by 56.
Sammanfattningsvis använder föreliggande uppfinning ett ytterligare masksteg (trenchmasksteg) och gör detta kompatibelt med grund trenchisolation för att skapa en plan yta. Djupa trenchar kan placeras var som helst inom de grunda trenchområdena.In summary, the present invention uses an additional mesh step (trench mesh step) and makes it compatible with shallow trench insulation to create a flat surface. Deep trenchs can be placed anywhere within the shallow trench areas.
Genom att bilda en oxidspacer vid steget då den grunda trenchen framställs kan dessutom den djupa trenchen bildas självlinjerad till den grunda trenchen. Avståndet från den djupa trenchen till det aktiva området styrs med tjockleken hos oxiden som utgör hårdmask. Detta maximerar packningstäthet och förhindrar trenchen från att nå aktiva områden, vilket skulle kunna orsaka läckströmmar, lägre genombrottsspänning eller andra oönskade effekter.By forming an oxide spacer at the step when the shallow trench is produced, the deep trench can also be formed self-aligned to the shallow trench. The distance from the deep trench to the active area is controlled by the thickness of the oxide which forms the hardworm. This maximizes packing density and prevents the trench from reaching active areas, which could cause leakage currents, lower breakdown voltage or other undesirable effects.
Således uppvisar föreliggande uppfinning följande fördelar: - STI-överlappningen mellan den djupa trenchen och aktiva anordnings- områden (d.v.s. avståndet mellan den djupa trenchkanten och den grunda trenchkanten, 2x) kan minimeras och är enkelt styrbar.Thus, the present invention has the following advantages: The STI overlap between the deep trench and active device areas (i.e. the distance between the deep trench edge and the shallow trench edge, 2x) can be minimized and is easily controllable.
- Separerlngen av den djupa trenchen från aktiva områden såsom bestämd av STI-kanten är självlinjerad och förhindrar att spänningar uppkommer vid framställning av den djupa trenchen, som kan interferera med aktiva områden.- The separation of the deep trench from active areas as determined by the STI edge is self-aligning and prevents stresses from arising during the production of the deep trench, which may interfere with active areas.
- Separerlngen bestäms medelst tjockleken hos hårdmasken, som skall användas för den djupa trenchen (och möjligen kombinerad med STI- stackhöjden, d.v.s. djupet hos den grunda trenchen).- The separation is determined by the thickness of the hardworm to be used for the deep trench (and possibly combined with the STI stack height, i.e. the depth of the shallow trench).
- Läget för trenchen är fast och bestäms medelst den ytterligare masken (trenchmasken). m m 11 - Den ytterligare masken placeras på en oxidspacer skapad för att definiera hårdmasken för att klara varje fellinjering (spacerbredd 2x ger en tillåten fellinjering av +I- x).- The position of the trench is fixed and determined by the additional mask (the trench mask). m m 11 - The additional mask is placed on an oxide spacer created to define the hard mask to cope with each misalignment (spacer width 2x gives a permissible misalignment of + I- x).
- Avlägsnande av oxidspacer efter den djupa trenchetsen tillåter samtidig hörnavrundning av den djupa trenchen och STI nära det aktiva området (bird's beak).- Removal of oxide spaces after the deep trench allows simultaneous corner rounding of the deep trench and STI near the active area (bird's beak).
Det är uppenbart, att uppfinningen kan modifieras på ett flertal sätt. Sådana modifie- ringar skall inte betraktas såsom en avvikelse från skyddsomfånget för föreliggande uppfinning. Alla sådana modifieringar, som är uppenbara för fackmannen inom området, är avsedda att innefattas i skyddsomfånget för de bifogade patentkraven.It is obvious that the invention can be modified in a number of ways. Such modifications should not be construed as a departure from the scope of the present invention. All such modifications, which will be apparent to those skilled in the art, are intended to be included within the scope of the appended claims.
Claims (20)
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9903338A SE518533C2 (en) | 1999-09-17 | 1999-09-17 | Formation of shallow and deep trenches for isolation of semiconductor devices involves forming shallow trench(es), dielectric layer, opening(s) in dielectric layer, spacer, and deep trench in opening |
| TW088117804A TW459336B (en) | 1999-09-17 | 1999-10-14 | Semiconductor structure and fabrication method |
| PCT/SE2000/001690 WO2001020664A1 (en) | 1999-09-17 | 2000-09-04 | A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
| CA002385031A CA2385031A1 (en) | 1999-09-17 | 2000-09-04 | A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
| AU75654/00A AU7565400A (en) | 1999-09-17 | 2000-09-04 | A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
| KR1020027003288A KR20020030816A (en) | 1999-09-17 | 2000-09-04 | A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
| CNB008158916A CN1252809C (en) | 1999-09-17 | 2000-09-04 | Self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
| JP2001524144A JP5172060B2 (en) | 1999-09-17 | 2000-09-04 | Self-aligned method for forming deep trenches in shallow trenches for semiconductor device isolation |
| EP00964830.4A EP1212792B1 (en) | 1999-09-17 | 2000-09-04 | A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices |
| US09/662,842 US6413835B1 (en) | 1999-09-17 | 2000-09-15 | Semiconductor structure and fabrication method of shallow and deep trenches |
| US10/119,047 US6690080B2 (en) | 1999-09-17 | 2002-04-10 | Semiconductor structure for isolation of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9903338A SE518533C2 (en) | 1999-09-17 | 1999-09-17 | Formation of shallow and deep trenches for isolation of semiconductor devices involves forming shallow trench(es), dielectric layer, opening(s) in dielectric layer, spacer, and deep trench in opening |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| SE9903338D0 SE9903338D0 (en) | 1999-09-17 |
| SE9903338L SE9903338L (en) | 2001-03-18 |
| SE518533C2 true SE518533C2 (en) | 2002-10-22 |
Family
ID=20417037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE9903338A SE518533C2 (en) | 1999-09-17 | 1999-09-17 | Formation of shallow and deep trenches for isolation of semiconductor devices involves forming shallow trench(es), dielectric layer, opening(s) in dielectric layer, spacer, and deep trench in opening |
Country Status (2)
| Country | Link |
|---|---|
| SE (1) | SE518533C2 (en) |
| TW (1) | TW459336B (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104934530B (en) * | 2014-03-19 | 2018-09-21 | 中芯国际集成电路制造(上海)有限公司 | A kind of manufacturing method of semiconductor devices |
-
1999
- 1999-09-17 SE SE9903338A patent/SE518533C2/en unknown
- 1999-10-14 TW TW088117804A patent/TW459336B/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW459336B (en) | 2001-10-11 |
| SE9903338D0 (en) | 1999-09-17 |
| SE9903338L (en) | 2001-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6690080B2 (en) | Semiconductor structure for isolation of semiconductor devices | |
| US6642125B2 (en) | Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same | |
| US8343875B2 (en) | Methods of forming an integrated circuit with self-aligned trench formation | |
| JP2006173551A (en) | Formation of deep groove air gap and its related application | |
| KR20150052065A (en) | Semiconductor device and method for producing same | |
| US20200075397A1 (en) | Method of forming isolation structure | |
| CN110896046A (en) | Shallow trench isolation structure, semiconductor device and preparation method thereof | |
| US20060145287A1 (en) | Method for forming shallow trench isolation in semiconductor device | |
| US7625805B2 (en) | Passivation of deep isolating separating trenches with sunk covering layers | |
| CN105633021A (en) | Method for manufacturing semiconductor element | |
| US20070235836A1 (en) | Method of forming a shallow trench isolation structure with reduced leakage current in a semiconductor device | |
| US6103581A (en) | Method for producing shallow trench isolation structure | |
| JP2000150807A (en) | Semiconductor device and its manufacture | |
| SE518533C2 (en) | Formation of shallow and deep trenches for isolation of semiconductor devices involves forming shallow trench(es), dielectric layer, opening(s) in dielectric layer, spacer, and deep trench in opening | |
| US7790564B2 (en) | Methods for fabricating active devices on a semiconductor-on-insulator substrate utilizing multiple depth shallow trench isolations | |
| US6897108B2 (en) | Process for planarizing array top oxide in vertical MOSFET DRAM arrays | |
| KR101102052B1 (en) | Semiconductor device and method for forming it | |
| US6790746B1 (en) | Method for improvement of edge breakdown caused by edge electrical field at a tunnel oxide of a high-density flash memory by a shielded bird's beak | |
| KR101061173B1 (en) | Device Separation Film of Semiconductor Device and Formation Method Thereof | |
| KR20010038607A (en) | A method of field isolation for semiconductor devices | |
| KR100190070B1 (en) | Method and device for isolating semiconductor device | |
| US20230230883A1 (en) | Method of manufacturing semiconductor device | |
| KR100796516B1 (en) | Method for manufacturing semiconductor device | |
| KR20010008607A (en) | Method of forming isolation layer in semiconductor device | |
| JP3609660B2 (en) | Semiconductor device manufacturing method and semiconductor device |