SE464494B - Krets foer foervraengningskorrigering av digitala signaler - Google Patents

Description

464 494 10 15 20 25 30 35 2 överföres via en ledning och anländer till en mottagare, utan kostsamma mätningar och kretsarbeten kan förvräng- ningskorrigeras.

Detta ändamål uppnås med en krets, som är av den typ som inledningsvis har beskrivits, enligt föreliggan- de uppfinning, genom att en styrbar kapacitans, som utgör en del av ett nätverk, är inkopplad som ett kapa- citivt element; att en komparator är ansluten till nät- verkets utgång och känner av dess utspänning samt avger en annan utsignal vid positiv utspänning än vid negativ utspänning; att ett binärt minne är anslutet till kom- paratorn och för mottagande av komparatorns utsignal är genomkopplat medelst en taktflank, som är periodiskt avledd ur signalföljden för en dataström, vilken via överföringsledningen anländer till mottagaren; att en integrator är ansluten till minnets utgång och avger en styrspänning; och att den styrbara kapacitansen är förbunden med integratorn och är inställbar för utjäm- ning i förhållande till integratorns styrspänning.

Med denna krets är automatisk förvrängningskorri- gering av digitala signaler möjlig. I mottagaren behöver endast nätverket med den styrbara kapacitansen vara anslutet en gång i överföringssträckan. Kapacitansvärd- et ställs alltid in medelst integratorn för utjämning - alltså för förvrängningskorrigering av signalerna; vilken integrator erhåller sin information från kompa- ratorn, som ständigt känner av nätverkets utspänning.

Komparatorns bestående utsignal, som anländer till det binära minnet, avges periodiskt till integratorn i för- hållande till en taktflank, som avledes ur den dataström som skall övervakas, och integratorn förändrar sin styrspänning och därmed värdet för nätverkets kapacitans tills medeltalet för de båda olika binära informatio- nerna i minnet är lika. Störningsstorlekar, såsom brus, förvanskar inte detta statitiska medeltal.

Ett utföringsexempel i enlighet med föreliggande uppfinning beskrives i det följande under hänvisning till bifogade ritningar.

Kl 10 15 20 25 30 35 464 494 3 Fig 1 visar schematiskt en överföringssträcka för digitala data.

Fig 2 visar enligt en enkel utföringsform en krets i enlighet med föreliggande uppfinning i form av ett blockschema.

Fig 3 visar en fullständigare krets än i fig 2.

En sändare för digitala signaler betecknas med (l), och är via en ledning (2), med metalledare, för- bunden med en mottagare (3). Inom överföringssträckan kan åtminstone en regenerator (4) vara ansluten.

I samband med föreliggande uppfinning menas med "mottagare" mottagaren vid slutet av en överförings- sträcka. Mottagaren kan emellertid också utgöras av mottagningssidan i en regenerator. Föreliggande upp- finning kan efter lämplig anpassning användas för koder av olika slag. Därvid avser "anpassning" tekniken för avledning av taktflanken för genomkopplingen av det binära minnet, vilken nedan beskrives vidare.

Kretsen enligt fig 2, är placerad i en mottagare (3), vilken antyds medelst en prickstreckmarkerad linje.

I mottagaren (3) är i överföringssträckan ett nätverk (5) anslutet, vilket innefattar en styrbar kapacitans (6). Den styrbara kapacitansen (6) är företrädesvis en kapacitansdiod. Datana som kommer via ledningen (2) ledes, efter att ha passerat nätverket (5), till en amplitudbestämmare (7) och därifrån vidare för ytter- ligare behandling.

En komparator (8) är ansluten till nätverkets (5) utgång och kan vara exempelvis en operationsförstärkare.

Komparatorn (8) känner av nätverkets (5) utspänning.

Ett binärt minne (9) är anslutet till komparatorn (8) och med sin utgång förbundet med en integrator (10). Som binärt minne (9) kan exempelvis en D-vippa användas. Integratorn (10) är ansluten till nätverket (5). Integratorn innefattar exempelvis en operations- förstärkare (15) med tillhörande kondensator (16) och motstånd (17). 464 494 10 15 20 25 30 35 4 Kretsen enligt fig 2 arbetar exempelvis på följande vis: I nätverket (5) mätes ett spänningsförlopp som motsvarar den ankommande signalens logiknivå. Den spänning som föreligger vid nätverkets (5) utgång , avkännes medelst komparatorn (8), som fastställer om utspänningen är positiv eller negativ. Vid en "l" i en binär kod föreligger en positiv utspänning, medan det teoretiskt vid en korrekt, och inte förvrängd binär signalföljd inte skulle få förekomma någon ut- spänning från nätverket vid en "O".

Vid en förvrängd, binär dataström förekommer dock även vid en "O" en positiv utspänning från nät- verket (5), vilken avkännes medelst komparatorn (8) (9) ingång. Det binära minnet (9) avger vid sin genomkopp- och vidarebefordras som information till minnets ling, som skall beskrivas senare, exempelvis vid posi- tiv utspänning från nätverket (5) alltid en "l". Denna utsignal från minnet (9) integreras medelst integratorn (10) under en bestämd tidsrymd. Integratorn (10) ställer därefter in sin styrspänning, som styr kapacitansen (6), på så sätt att nätverkets (5) utspänning vid fastställda tidpunkter, dvs vid de periodiskt, på varandra följande avläsningsppunkterna, går mot "O".

Då nätverkets (5) utspänning vid denna process blir negativ avger komparatorn (8) en i motsvarande grad ändrad information till minnets (9) ingång, vilket minne därefter periodiskt avger en "O" till integratorn.

Den via ledningen (2) ankommande dataströmmen är för- vrängningskorrigerad, när antalet signaler "1" och "O" för minnet (9) i medeltal blir lika.

Tidpunkten för genomkopplingen av minnet (9) av- leds ur den dataström som skall övervakas. Avläsnings- .w punkterna följer periodiskt efter varandra. De har exempelvis ett avstånd på l ms. För avläsningspunkterna sökes exempelvis en l-O-följd ur dataströmmen och den stigande flanken för "l" används för bestämning av l0 15 20 25 30 35 464 494 5 den takt med vilken minnet (9) skall genomkopplas. AV- läsningen företas vid en tidpunkt vid vilken "O" i l-0-följden föreligger, då även vid oförvrängd signal ett nolltillstånd för signalen förväntas. Avläsnings- tidpunkten placeras ändamålsenligt så att den infaller i mitten av en "O"-puls.

Vid den på detta vis bestämda periodiskt åter- kommande avläsningstidpunkten genomkopplas minnet (9).

Signalen för detta matas till minnets ingång via en anslutning (ll). Så länge en positiv spänning förelig- ger på nätverkets utgång vid avläsningstidpunkten av- ger minnet (9) - såsom redan har beskrivits - endast signalen "l". Genom omställning av kapacitansen (6) sänks nätverkets (5) spänning vid avläsningstidpunkten tills det teoretiskt inte föreligger någon spänning vid avläsningstidpunkten. Detta tillstånd är i praktiken inte möjligt att uppnå utan vid den föreliggande tid- punkten kommer efter någon tid en negativ utspänning att uppstå i nätverket (5), vilken ger upphov till signalen "O" från minnet (9). Nätverkets (5) spänning höjes därefter åter medelst integratorn (10). På detta vis inställer sig snabbt en jämvikt mellan minnets (9) signaler "l" och "O". Dataströmmen är då förvräng- ningskorrigerad.

Integratorn (10) läggs via en ingång (12) företrä- desvis på en börspänning, som motsvarar halva logiknivån för signalerna i den dataström som skall övervakas.

Såsom visas i fig 3, kan en ingångsförstärkare (13) vara ansluten före nätverket (5). Det är vidare möjligt att även koppla in en förstärkare (14) före komparatorns (8) anslutning. Båda förstärkarna (13) och (14) kan vara styrbara. Det är möjligt att anordna båda förstärkarna (13) och (14), eller endast en av de båda. Förstärkaren (14) är företrädesvis styrbart utformad.

Kretsen för förvrängningskorrigering av de digi- tala signalerna kan anslutas på ett i princip godtyck- 464 494 6 ligt ställe i överföringssträckan (2) i en mottagare.

Kretsen måste dock vara placerad före amplitudbestämma- ren (7), i vilken signalen som skall ledas vidare blir digitaliserad.

Claims (7)

464 494 10 15 20 25 30 PATENTKRAV

1. l. Krets för förvrängningskorrigering av digitala signaler vid ledningsbunden dataöverföring mellan en sändare och en mottagare, varvid åtminstone ett kapaci- tivt element är inkopplat i mottagaren i överförings- sträckan, k ä n n e t e c k n a d av att en styrbar kapacitans (16), som utgör en del av ett nätverk 15), är inkopplad som ett kapacitivt element; att en komparator (18) är ansluten till nätverkets (5) utgång och känner av dess utspänning samt avger en annan utsignal vid positiv utspänning än vid negativ utspänning; att ett binärt minne (9) är anslutet till kompara- torn (8) och för mottagande av komparatorns (8) utsignal är genomkopplat medelst en taktflank, som är periodiskt avledd ur signalföljden för en dataström, vilken via överföringsledningen (2) anländer till mottagaren (3); att en integrator (10) är ansluten till minnets (9) utgång och avger en styrspänning; och att den styrbara kapacitansen (6) är förbunden med integratorn (8) och är inställbar för utjämning i förhållande till integratorns styrspänning.

2. Krets enligt krav 1, k ä n n e t e c k n a d av att taktflanken för genomkoppling av minnet (9) är periodiskt avledd från en 1-O-följd i dataströmmen.

3. Krets enligt krav 1 eller 2, k ä n n e t e c k - n a d av att börspänningen för integratorn (10) är lika med halva logiknivån för signalerna.

4. Krets enligt något av krav l-3, k ä n n e - t e c k n a d av att en kapacitansdiod är använd som styrbar kapa- (6). citans 10 464 494 8

5. Krets enligt något av krav 1-4, k ä n n e - t e c k n a d av att en D-vippa är använd som binärt minne (9).

6. Krets enligt något av krav 1-5, k ä n n e - t e c k n a d av att en operationsförstärkare är använd som kom- parator (8).

7. Krets enligt något av krav l-6, k ä n n e - t e c k n a d av att en företrädesvis styrbar förstärkare (14) enklare är inkopplad mellan nätverket (5) och kompara- torns (8) anslutning. .ga