SE462941B - Universell mikrokrets foer telekommunikationstillaempningar - Google Patents

Description

15 20 25 462 941 2 Anordningen enligt uppfinningen löser problemen genom att på ett enda chip införa ett stort antal minnesbanker och en grindmatrisarea där minnesandelen är väsentligt större än grindmatrisandelen.

Fördelarna som erhålles är - korta cykeltider - få anslutningar - låg effektförbrukníng - låga kostnader för kapslar och mönsterkort FIGURBESKRIVNING Anordningen enligt uppfinningen beskrivs närmare nedan med hjälp av ett utföringsexempel under hänvisning till bifogad ritning i vilken Figur l på ett enkelt sätt visar funktionen i känd teknik, Figur 2 åskådliggör integrationsmetoden, Figur 3 visar hur ett chip enligt uppfinningen är uppbyggt, Figur 4 visar ett tidsväljarsteg i vilket anordningen enligt uppfinningen ingar och Figur 5 visar ett rumsväljarsteg i vilket anordningen enligt uppfinningen ingår.

FÖREDRAGEN UTFÖRINGSFORM Det som är utmärkande för telefonstationstillämpningar i förhållande till stordatortillämpningar är: - Att livslängden för telefonstationer ligger mellan 20-40 år till skillnad mot livslängden för stordatorer som endast ligger kring 5 år. - Även när det gäller kraven på omgivningstemperatur är förhållandena helt annorlunda. För stordatorer gäller att omgivningstemperaturen är 20+ 10 C.

Telefonstationer däremot skall klara av variationer i omgivningstemperatur från +50 till 4-500. Detta ställer krav på halvledarprocessen vid telefonstatiorfs- tillämpningar. Ett mycket viktigt krav är låg effektförbrukning vilket i sin tur ger låg kiselbrickstemperatur som medför låg felintensitet och lång livslängd.

Datatransporter i telefonväxlar kan vara mycket intensiv. In och utgångarna på ett chip enligt uppfinningen kan utformas för att överföra information med låg eller hög hastighet. 10 15 ZÛ 25 30 A462 941 Det låga hastighetsalternativet innebär ett stort antal anslutningar till kapseln vilket ger höga kapsel- och kiselkostnader. De kretskort som dessa kapslar med högt pinnantal skall monteras på, kräver fin mönsterklass och många lager vilket leder till att även kretskorten blir dyra.

I Höghastighetsalternativet ger färre anslutningar till kapseln, billigare kapslar billigare kiselbricka och billigare mönsterkort.

Den höga hastigheten på in- och utgângarna ställer dock vissa krav exempelvis högt ft (gränsfrekvens), hos de bipolära transistorerna och låg parasitkapacitans för att få låg effektförbrukning.

I figur l illustreras känd teknik i form av ett externt minne SRAM (Static Random Access Memory) arbetande mot ett stort antal applikationsspecifika integrerade kretsar ASIC:s. I en sådan lösning är det mycket svårt att erhålla korta cykeltider. Anledningen är att i den applikationsspecifika kretsen finns ett register innehållande adressen till SRAM-minnet. Adressen skall överföras via ASIC-kretsens utgångsenhet (pad) genom mönsterkortet på vilken kretsarna är anordnade, in på SRAM-minnets adressingångar så att data utpekas och utläses från rätt position i minne SRAM. Datainformationen transporteras därefter över mönsterkortet in till den applikationsspecifika kretsen via in- gångsenheterna in till registret. Detta ger en mycket hög over-head i för- hållande till minnets accesstid, vilket innebär att totala cykeltiden blir dubbla minnesacesstiden.

Det externa adress- och dataflödet medför dessutom ett stort antal förbind- ningar mellan den applikationsspecifika kretsen och minnet SRAM, vilket i sin tur medför hög effektutveckling och ett dyrbart mönsterkort.

Anordningen enligt uppfinningen löser problemen genom integrering av minnes- funktionen och grindmatrisfunktionen för samma kiselplatta i ett enda chip, vilket framgår av figur 2. De fördelar som därvid erhålls är: - Korta cykeltider mot SRAM genom integrationen på chipet.

- Reducerat antal anslutningar på kapseln dels genom integration av SRAM- minnet, dels genom den höga ingångs-utgångshastigheten. Hastigheten på in/ut- gångar överensstämmer med hastigheten på externa terminaler till telefonsta- 10 15 20 25 30 462 941 tioner, vars hastighet har ökat till 155 Mb/s och på längre sikt kommer att öka till 620 Mb/s. Detta är ytterligare ett skäl till den höga in/utgångshastigheten till/från chipet enligt uppfinningen.

- Genom ovanstående erhålles också låg effektförbrukning samt betydligt lägre kostnader för kapslar, kiselbricka och mönsterkort.

Som framgår av figur 3 består ett chip enligt uppfinningen av tre delar, in/utgångsdel, logikdel och minnesdel.

In/utgångsdelen utgörs av ett antal anslutningsenheter I/O (eng.pads) för an- slutning mellan chipet och olika yttre anslutande enheter. På chipet finns exempelvis en första typ av in/utgångsenheter för anpassning till höga hastig- heter med lågt spänningssvíng och låg effektförbrukning. En andra typ anslut- ningsenheter anpassar mot TTL-logik och är avsedda för kommunikation med standardlogik och mikroprocessor med låg hastighet. En tredje typ enheter ansluter mot jord och en fjärde typ ansluter mot olika matningsspänningar.

Enheterna märkta CL är ingångar för klocksignaler. Enheterna märkta SC utgörs av synkroniserare och serie/parallell/parallell/serieomvandlare.

Logikdelen utgörs av en grindmatrisarea GA omfattande 17000 grindfunktioner.

I denna grindmatris är det möjligt att implementera ett stort antal logiska funktioner beroende på tillämpning. Grindmatrisens grundelement utgörs enligt exemplet av NAND-grindar. Minnesdelen består av 160 kb minneskapacitet i form av 64 si. minnesmoduler MM á 640 ord á 4 bitar vilka om så är önskvärt kan konfigureras till bredare minnesord och större minnesdjup. Det är möjligt att variera antalet minnesmoduler inom ramen för totala minneskapaciteten och utrymmet på kiselbríckan.

Andelen minnesarea i förhållande till andelen grindmatrisarea på chipet är ca 3/4 minne och l/li grindmatris. 1 Anslutning mellan minnesmoduler och grindmatrislogik görs via metalliseringar på kiselbríckan. Grindmatrisens funktion väljs genom hopkoppling av NAND- grindar i önskad konfiguration med hjälp av sådana metalliseringar. Metalli- seringens tredje funktion är att utgöra anslutning mellan in/utgångsenheter I/0 och grindmatrisen. Med metalliseringar är det även möjligt att programmera funktionen hos dessa in/utgångsenheter.

'IÛ 15 20 25 3D 462 94'i Pâ ett chip byggs enligt exemplet minnesmodulerna och grindmatriserna upp med hjälp av ll gemensamma masklager. 7 st unika masklager förbinder grindmatriser med minnesmoduler och in/utgângsenheter.

Kretsen enligt uppfinningen kan utnyttjas i ett stort antal tillämpningar, nagra exempel är: - Olika typer av buffertminnen - Köminne (länkad lista) - Mikroprogrammínne för instruktionsavverkning - Elastisk buffert för utjämning av fasskillnader - F IFC) Ytterligare exempel pä användningsområden är i TS-väljare (Time-Space), koncentratorer, terminalenheter (ET) för telefonstationer, digitala multi- plexorer etc. En mycket viktig tillämpning, för vilken skall redogöras nedan, är kretsens användning som väljarminne, exempelvis i en digital väljare av TST-typ (Time-Space-Time) i en telefonstation. För tidsuppdelningsprincipen som sadan redogörs ej eftersom den är känd.

Större delen av en sådan digital väljare kan implementeras genom att utnyttja chipet enligt uppfinningen i tvâ tillämpningar: - Tidsstegschipet (TSC) vilket utför de nödvändiga tidsomkopplingsfunktionerna (time switching) mot 164 Mb/s-linjen (IVC4) i båda riktningarna. För att undvika spärr i T-S-T strukturen är alla tidsminnen dubblerade, se figur 4.

- Rumsstegschipet (SSC) vilket utför den synkrona rumsomkopplingen, se figur 5.

Som framgår av figur 4 består tidsswitchen av tva steg, ett inkommande tidssteg och ett utgående.

Gemensam för båda stegen är en i grindmatrisnätet implementerad styrenhet SNC (Switching Network Controller) i form av en mikroprogrammerad processor som realiseras med hjälp av kretsar från familjen AMD 29X><. Styrenhetens uppgift är att avläsa statusinformation ur och att skriva styrínformation i på chipet befintliga styrminnen CS. Styrenheten SNC har en klockingäng, en 10 15 20 25 30 462 941 ramsynkroniseringsingang 8 kHz och dataingangar och utgångar för att kunna kommunicera med nästa högre styrsystemniva.

Det till tidssteget inkommande dataflödet pa 164 Mbit/s kommer fran externa organ anslutna till väljaren och avges till tva väljarminnen SS. Dessa väljar- minnen har, enligt exemplet, vart och ett formatet 640 ord à 8 bitar varav 288 ord utnyttjas för switchning av kolumner. Data skrivs in i minnet i parallell form. Inskrivning i minnena av det inkommande bitflödet styrs av en i grindmatrisen implementerad tidluckeräknare TC. Identisk information inskrivs i de bada minnena.

Styrminnenas CS uppgift är att styra läsning och skrivning i motsvarande väljarminnen SS. F ormatet pa styrminnena är 640 ord à 12 bitar, av vilka 288 ord och 9 bitar utnyttjas. Data läses ut fran och skrivs in i nämnda styrminnen i parallell form. Data som läses ut ur nämnda väljarminnen SS har 8 bitars format. Den utlästa informationen omvandlas fran parallell till serieformat och sänds ut mot rumssteget SSC med en hastighet av 164 Mbit/s. Parallelllserie- omvandlare saväl som serie/parallellomvandlare är implementerade i grind- matrisarean GA. Som framgår av figuren finns det tva uppsättningar väljar- minnen och styrminnen. Skälet är, som antytts tidigare, att det är önskvärt med dubbelt sa manga interna tidluckor för att undvika internspärr i väljaren. Det betyder i allmänhet att innehallet i övre och nedre styrminnet ej är lika.

Av figur 4 framgår även att det utgående tidssteget (Outgoing Time Stage) via sina anslutningskretsar pa olika ingangar mottar tva fran rumssteget utsända dataflöden vardera med hastigheten 164 Mbit/s. Dataflödena sänds till respek- tive väljarminne SS. Väljarminnena har formatet 640 ord à 8 bitar varav 288 ord utnyttjas för switchning av kolumner.

Data skrivs in i ett väljarminne under styrning av det mot minnet svarande styrminnet CS. Styrminnet har formatet 640 ord à 12 bitar varav 288 ord och 9 bitar utnyttjas för kolumnswitchning. Med hjälp av de 9 bitarna i motsvarande styrminne utväljs en av de 288 positionerna i väljarminnet, d v s styrminnet styr inskrivning av inkommande data till en av de 288 positionerna i väljarminnet.

Nästa inkommande data skrivs pa känt sätt in i väljarminnet under nästa tidsrymd (tidlucka) i en av ett antal tidluckor sammansatt ram. Positionen i 10 15 20 25 30 7 462 941 väljarminnet styrs av innehållet i styrminnets nästkommande konsekutiva position. Utläsningen ur väljarminnet sker i konsekutiv ordning och styrs av en tidluckeräknare TC.

Efter utläsning ur väljarminnena SS sänds de tvâ 164 Mbit/s dataflödena till ingångarna på en multiplexor MX. Under styrning av ett eget styrminne CS utväljer multiplexorn ord från endast ett av de två dataflödena. Varje ord i styrminnet omfattar 4 bitar. Endast en av dessa utnyttjas för val av multi- plexorläge. Det nya 164 Mbit/s-dataflödet på muliplexorns utgång omvandlas från parallell till serieform och sänds vidare till enheter anslutna till väljar- matriser.

Rumsväljarsteget SSC enligt figur 5 har formatet 16x16. De från det in- kommande tidssteget till rumsväljaren utsända 16 st dataflödena om 164 Mbit/s, är numrerade 0-15. Rumsväljaren innehåller 16 st multiplexorer MXU-MXIS samt ett mot var och en av dessa svarande styrminne CSU-CSlS. En i grindmatrisen implementerad synkroniseringslogik FSL sköter ram- och ord- synkronisering.

En i grindmatrisarean implementerad väljarnätsmarkerare SNC, en mikro- programmerad processor av tidigare omnämnd typ, har till uppgift att upp- datera de 16 styrminnena. Väljarnätsmarkeraren har en klocksignalingång på 164 MHz, en ramsynkroniseringsingång på 8 kHz samt dataingàngar och datautgångar för kommunikation med överordnat styrsystem.

Det inkommande dataflödet nr Û ansluts till position nr Ü på alla sexton multi- plexorerna. Dataflöde nr 1 ansluts till position nr 1 på alla sexton multi- plexorerna o s v för alla de sexton dataflödena.

Betrakta multiplexor nr Û som är ansluten till dataflöde nr Û. Multiplexorn styrs av ett styrminne CSÛ med formatet 640 ord à 4 bitar, varav 288 ord iitnyttjas.

Detta innebär att multiplexorn under en bestämd tidsrymd (tidlucka) av en ram befinner sig i en av de sexton positionerna, vilken position bestäms av läget istyrminnet. Under nästa tidlucka styrs multiplexorns läge av nästa position i styrminnet o s v till alla 288 positionerna genomlöpts. Därefter utläses den första positionen i styrminnet igen. De övriga 15 multiplexorerna med sina styrminnen fungerar på samma sätt. Beskrivningen omfattar inte tidsupp- delsningsprincipen samt skrivning och läsning i minnen, eftersom detta är känd teknik.

Claims (4)

10 15 20 25 I s 462 941 PATENTKRAV

1. l. Universell mikrokrets vid digital signalbehandling för lagring och överföring av information i exempelvis ett telekommunikationsystem, i synnerhet digital information mellan väljarmoduler i en telefonstation, k ä n n e c k n a d därav att för att på ett litet fysiskt utrymme uppnå hög packningstäthet, korta löptider, låg effektförbrukning samt på överordnad systemnivå litet antal internförbindningar, en integrerad krets (IC) i form av en enda kiselbricka innefattar ingångs-och utgångsorgan i form av anslutningsenheter (I/O) för anslutning och anpassning mellan den integrerade kretsen och till kretsen anslutande olika typer av yttre enheter, varvid en första typ av anslutningsenheter (I/O) anpassar kretsen (IC) till ett gränssnitt för överföring av höga till mycket höga datahastigheter och att en andra typ av anslutningsenheter anpassar kretsen till normal standard- logik för normala till låga datahastigheter och att kretsen (IC) vidare innefattar en logikdel bestående av ett grindmatrisnät (GA) för implementering av olika logiska funktioner och att kretsen dessutom innefattar en minnesdel bestående av ett antal specialtillverkade minnesmoduler (MM) (full custom desigfi) vilka vid behov kan varieras till antalet och dessutom kombineras för att fylla behovet av minneskapacitet för varje särskild tillämpning och att kretsen även innefattar en styrenhet SNC för styrning av skrivning och läsning i minnen, minst en tidluckeräknare (TC), samt en synkroniseringslogik (FSL) för över- föring av synkroniseringssignaler till enheterna på kretsen och att andelen yta för minnesdelen på kiselbrickan är väsentligt större än andelen yta för grindmatrisdelen och att en på kiselbrickan placerad, för flera inkommande dataflöden gemensam, bitsynkroniseringsmodul (SC) tillåter dynamiska fas- variationer mellan data och klockinformation utan att data går förlorad.

2. Anordning enligt patentkrav l, k ä n n e t e c k n a d därav att nämnda minnesmoduler utgörs av väljarminnen (SS) och mot väljarminnena svarande, styrminnen (CS) för styrning av läsning och skrivning i nämnda väljarminnen. g 1

3. Anordning enligt patentkrav 1, k ä n n e t e c k n a d därav att nämnda styrenhet (SNC), tidluckeräknare (TC) och synkroniseringslogik (FSL) samtliga är implementerade i nämnda grindmatrislogik (GA).

4. Anordning enligt patentkrav l, k ä n n e t e c k n a d därav att anslutningar mellan minnesmoduler och grindmatrisnät och mellan utgångsingångsenheter och grindmatrisnät utförs med hjälp av metalliseringar i kretsens (IC) kisel- bricka.