JPH03502395A - 遠隔通信応用のための汎用マイクロ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 遠隔通信応用のための汎用マイクロ回路（技術分野） 本発明は、例えば遠隔通信システムにおいて情報を記憶して送信するためのディ ジタル信号処理用の汎用マイクロ回路に関する。

（背景技術） 今日知られている技術では、ある応用問題を解くために比較的データ速度の遅い 回路がいくつか用いられる。

通常、１個の応用のために数多くの回路が必要とされる。

（発明の開示） 従来技術における問題というのは、例えば回路数が多いために内部接続数が多い こと、回路が離れているときにサイクル時間を短くするのが困難なこと、電力消 費量が大きいこと、関係する接続用のピン数が多いことなどである。これらの問 題をひとまとめにすると、空間に関する要求度が高いということになる。

本発明の特徴は、請求の範囲に記載しであるが、１個のチップ（シリコン基板） の上に異なる機能を大規模に集積することにより上記の問題を解決することであ る。

プリント基板上でのシリコンチップ間接続を少くして、シリコンチップ上での内 部接続を多くする。プリント基板上で接続するよりチップ上で接続する方が、約 １００倍も安上りだからである。このチップは、いくつかの相互に異なる遠隔通 信に応用されることを意図したＶＬＳ１回路（超大規模集積回路）である。この 回路は、いくつかの読み取り／書き込みメモリ装置と、標準的な無作為論理回路 をつくるためのゲートマトリックス領域とから成る。この回路は、またＩＶＣ４ （内部仮想コンテナ、レベル４）と呼ばれる修正型ＣＣＩＴＴ標準インタフェイ スに代って通信することが可能な人出力バッファ（Ｉ’１０）も含む。この内部 インタフェイスの場合、情報は１６３．　８４Ｍ　ｂｉｔ／ｓの速度で、遠隔通 信システムにおいて大きい交換機内のスイッチングモジュール間で送信される。

この速度は以後１６４　Ｍ　ｂｉｔ、／　ｓと記す。

１６４Ｍｂｉｔ／ｓフレームの中には、１３０バイトの内部スイッチオーバーヘ ッドも含まれる。これは信号化とスイッチ動作の制御を可能にするためのもので ある。

本発明は、１個のチップ上に多数のメモリ群とゲートマトリックス領域とを組み 込むことにより、上記問題を解決するものである。ここでメモリ部分は、ゲート マトリックス部分よりもかなり大きい割合を占める。

本発明によりもたらされる利点は、以下の通りである。

０サイクル時間が短い。

０接続数が少い。

０消費電力が少い。

０カプセルとプリント基板のコストが安い。

（図面の簡単な説明） 以下の図面を参照しながら、実施例を用いて本発明を説明する。

第１図は、従来技術の機能を簡単に示したものである。

第２図は、集積方法を示す。第３図は、本発明によるチップの構成方法を示す。

第４図は、本発明を組込んだ時間スイッチ段を示す。第５図は、本発明を組込ん だ空間スイッチ段を示す。

（最適実施例） 電話交換機の応用と大型コンピュータの応用との主な相違点は、以下の通りであ る。

・電話交換機の有用な寿命は、２０年から５０年であるのに対して、大型コンピ ュータの有用な寿命は、およそ５年にすぎない。

・周囲の温度に対する要求も全く異なる。大型コンピュータの場合の周囲温度は 、２０＋１℃である。他方、電話局は＋５°〜＋５０℃という周囲温度の変動に 対応できなければならない。したがって、電話交換機に応用するには、半導体プ ロセスに対する要求レベルが高い。

電力消費量が少ないということは、非常に重要な条件である。この結果、シリコ ンチップの温度が低くなるので、誤り率も低くなって有用寿命が長くなる。電話 交換機におけるデータ伝送は、集中度が非常に高いことがある。

本発明によりつくられるチップの入出力は、情報の伝送を低速または高速のいず れでも行えるように構成することができる。

低速の場合には、カプセルに多数のコネクタを設けなければならず、カプセルと シリコンのコストが高くなる。

非常に多数のピンを有するカプセルを搭載した回路基板は、精細なパターンと多 層とを必要とするので、回路基板も高価になる。

高速の場合には、カプセルに設けるコネクタは、少くて済むので、カプセルもシ リコンチップも回路基板もすべて安価で済む。

しかしながら、入出力を高速に行う場合には、ある条件を必要とする。例えば、 消費電力を少くするためにバイポーラトランジスタのｆ、（限界周波数）を高く することと、寄生容量を小さくすることが必要である。

第１図は、多数の特定用途向は集積回路ＡＳＩＣの外部メモリにＳＲＡＭ　（ス タティック・ランダム・アクセス・メモリ）を用いた既知の技術を示す。この形 でサイクル時間を短くするのは非常に難しい。これはＡＳＩＣにＳＲＡＭメモリ のアドレスを有するレジスタが含まれるからである。アドレスは、回路が搭載さ れている回路基板を通ってＡＳＩＣの出力部（パッド）を経由してＳＲＡＭのア ドレス入力に送られる。こうしてデータがつきとめられてＳＲＡＭの正しい位置 から読み出される。

それからデータ情報は、回路基板を通ってＡＳＩＣに運ばれ、入力部を経由して レジスタに入力される。その結果、メモリのアクセス時間に関してオーバヘッド が非常に大きくなり、合計サイクル時間はメモリのアクセス時間の２倍にもなる であろう。

更に、アドレスとデータ流れが外部を通るのでＡＳＩＣとＳＲＡＭ間のコネクタ が多数必要となり、そのために電力消費量が太き（なると共に回路基板も高価に なる。

本発明は、第２図に示したように１個のチップ上の同じシリコン基板にメモリ機 能とゲートマトリックス機能を集積することにより、これらの問題を解決するも のである。本発明の利点は、以下の通りである。

・同一チップ上に集積化した結果、ＳＲＡＭアクセスするときのサイクル時間が 短くなる。

・カプセルのコネクタ数が少なくなる。一部はＳＲＡＭを共に集積化した効果で あり、一部は入出力速度が速くなった効果である。入出力の速度は外部端末から 電話交換機への伝送速度と一致する。その速度は、１５５Ｍｂ／ｓまで高まった が、将来は６２０Ｍｂ／ｓまで高まるであろう。これは本発明では、チップの入 出力速度が高いもうひとつの理由である。

・これらの結果、電力消費量が少くなり、カプセル、シリコンチップおよび回路 基板のコストも非常に安くなる。

第３図に示すように、本発明によるチップは３個の部分から成る。すなわち、入 出力部、論理部およびメモリ部である。

１　　人出力部は、チップと各種の外部接続装置とを接続するための複数個のパ ッドＩ１０を含む。チップは、例えば低電圧で低消費電力の高速に対応するため の第１の型の入出力パッドを有する。第２の型のパッドは、ＴＴＬ論理回路に適 合するものであり、低速の標準論理回路およびマイクロプロセッサと通信するた めのものである。

第３の型のパッドは、アースに接続され、第４の型の入出力パッドは、各種の電 源電圧に接続される。ＣＬと記したパッドはクロック信号の入力である。ＳＣと 記した部分は、同期回路と直並列変換器および並直列変換器である。

論理部は、ゲートマトリックス領域ＧＡすら成り、こ・れは１７，０００個のゲ ートを有する。応用次第で、このゲートマトリックスの論理機能数を多（するこ とは可能である。図示した例では、ゲートマトリックスの基本素子はナントゲー トである。メモリ部は、１６０ｋｂのメモリ容量を持ち、６４個のメモリモジュ ールＭＭから成る。各メモリモジュールは、４ビツト構成の６４０ワードから成 るが、必要ならワード数も深さも大きくすることができる。全メモリ容量とシリ コン基板上の空間という枠組以内なら、メモリモジュールの数を変えることも可 能である。

チップ上に占めるゲートマトリックスの面積とメモリの面積の割合は、メモリが 約３／４で、ゲートマトリックスが約１／４である。

メモリモジュールとゲートマトリックス論理装置間の接続は、シリコン基板を金 属化することにより行われる。

この金属化の助けを借りて、ナントゲートを所望の配置で相互接続することによ り、ゲートマトリックス機能が選択される。金属化の第３の働らきは、入出力装 置Ｉ１０とゲートマトリックスとを接続することである。これらの入出力装置の 機能は金属化の助けを借りてプログラムすることもできる。

本実施例の場合、１１個の相互共通なマスク層の助けにより、１チツプ上にメモ リモジュールとゲートマトリックスがつくられる。７個の別々のマスク層が、ゲ ートマトリックスをメモリモジュールおよび入出力装置とに接続する。

本発明の回路は、例えば以下のような多数の相互に異なる応用に使うことができ る。

０異なる型のバッファメモリ Ｏ待ち行列メモリ（結合リスト） ０命令を実行するためのマイクログラムメモリ０位相差を等しくするための順応 性バッファＯ先入れ先出し これらの例の他に、ＴＳスイッチ（時間−空間）、集信機、電話局用端末装置（ ＥＴ）　、ディジタル・マルチプレクサなどにおける回路に組入れることができ る。理由は後述するが、非常に重要なのは、例えば電話交換機におけるＴＳＴ型 （時間−空間一時間）のディジタルスイッチのスイッチメモリとしてこの回路を 使うという応用である。時分割の原理は知られているので、ここでは述べない。

以下の２種類の応用では、本発明を用いれば、ディジタルスイッチの大部分を実 現することができる。

０両方向に１６４Ｍｂ／ｓ行（ＩＶＣ４）に合わせて必要な時間スイッチング機 能を実行する時間段チップ（Ｔ　Ｓ　Ｃ）。Ｔ−３−Ｔ構造が密集するのを避け るために、すべての時間メモリが複製される。第４図参照。

０同期空間スイッチングを行う空間段チップ（Ｓ　Ｓ　Ｃ）。第５図参照。

第４図に示すように、時間スイッチは入力時間段と出力時間段の２段から成る。

２段に共通しているのは、マイクログラム・プロセッサの形でゲートマトリック ス回路網に組み込まれている制御装置ＳＮＣ（交換回路網制御装置）である。こ れはＡＭＤ２９ＸＸのファミリー回路を用いて実現される。

制御装置の目的は、チップ上の制御メモリＣ８から状態情報を読み出して、そこ に制御情報を書き込むことである。制御装置ＳＮＣはクロック入力と、８ｋＨ！ のフレーム同期入力と、ひとつ上のレベルの制御システムと交信するための入力 と出力とを有する。

スイッチに接続されている外部装置から時間段に１６４Ｍｂｉｌ／ｓでデータフ ローが入り、２個のスイッチメモリＳＳに分配される。本実施例では、各スイッ チメモリは、８ビツト構成の６４０ワードのフォーマットを有する。そのうち２ ８８ワードはカラムスイッチングに使われる。データは並列形式でメモリに書き 込まれる。

入力データフローのメモリへの書き込みは、ゲートマトリックス内に組み込まれ ている時間スロットカウンタＴＣにより制御される。同一情報が両方のメモリに 書き込まれる。

制御メモリＣ８の機能は、対応するスイッチメモリＳＳにおけるデータの読み書 きを制御することである。

制御メモリは各１２ビツト構成の６４０ワードから成り、そのうち２８８ワード と９ビツトが使われる。データは、並列形式で制御メモリに読み書きされる。ス イッチメモリＳＳから読み出されたデータは、８ビツト形式である。

メモリから読み出された情報は、並列形式から直列形式に変換されて、１６４Ｍ ｂＮ／ｓの速度で空間段ＳＳＣに送られる。並列／直列変換器と直列／並列変換 器は、ゲートマトリックス領域ＧＡに組み込まれている。図示したように、２組 みのスイッチメモリアレイと制御メモリアレイとが設けられている。前述したよ うに、スイッチ内部のふくそうを避けるためには２倍の内部タイムスロットが望 ましいからである。一般に、このことは上段の制御メモリと下段の制御メモリの 内容が相互に同じでないことを意味する。

第４図に示すように、出力時間段は、その接続回路の異なる入力に空間段から送 られてくる２個のデータ流れを受信する。各データ流れは、１６４Ｍｂｉｔ／ｓ の速度で送られる。データ流れは、それぞれのスイッチメモリＳＳに送られる。

スイッチメモリは、８ビツト構成の６４０ワードの形式を有し、そのうち、２８ ０ワードはカラムスイッチングに使われる。データは、スイッチメモリに書き込 まれる。書き込みは、スイッチメモリと共に働く制御メモリＣ８により制御され る。制御メモリは、各１２ビツト構成の６４０ワードの形式を有し、そのうち、 ２８８ワードと９ビツトは、カラムスイッチングに使われる。スイッチメモリ内 の２８８個のアドレスは、対応する制御メモリの９ビツトにより選択される。す なわち、制御メモリは、スイッチメモリ内の２８８個のうちの１個に入力データ を書き込むのを制御する。いくつかのタイムスロットから成るフレーム内の次の タイムスロットの間に、次の入力データが、既知の方法でスイッチメモリに書き 込まれる。スイッチメモリ内の位置は、制御メモリの次の位置の内容により制御 される。スイッチメモリからのデータの読み出しは、連続的に行われ、タイムス ロットカウンタＴＣにより制御される。

スイッチメモリＳＳからデータを読出すと、２個の１６４Ｍｂ目／Ｓのデータ流 れは、マルチプレクサＭＸの入力に送られる。マルチプレクサは、このマルチプ レクサ固有の制御メモリに制御されて２個のデータ流れの一方のみからワードを 選択する。制御メモリ内の各ワードは、４ビツトから成る。これらのうち、１ビ ツトだけが、マルチプレクサの位置を選択するのに使われる。マルチプレクサの 出力に現われた新しいｉ６４Ｍｂ目／Ｓのデータ流れは、並列形式から直列形式 に変換されて、更にスイッチマトリックスに接続されている他の装置に送信第５ 図に、１６Ｘ１６の形式を有する空間スイッチ段を示す。１６４Ｍｂｉｔ／ｓの １６個のデータ流れが、入力時間段から空間スイッチ段に送られる。それらには ０−１５の番号が付されている。空間スイッチ段は、１６個のマルチプレクサＭ ＸＯ−ＭＸ１５と、各マルチプレクサ毎に１個ずつ対応する制御メモリＣＳ　Ｏ −ＣＳ　１．５を有する。フレームとワードの同期は、ゲートマトリックス内に 組み込まれている同期論理装置ＦＳＬにより行われる。

ゲートマトリックス領域は、交換回路網制御装置ＳＮＣ，すなわち前述のような 型のマイクロプログラム・プロセッサを含む。その機能は、１６個の制御メモリ を更新することである。交換回路網は、１６４ＭＨｘのクロック信号入力と、８ 　ｋＨｘのフレーム同期入力と、上位の制御システムと交信するためのデータ入 力とデータ出力とを含む。

入力データ流れ尚０は、１６個のマルチプレクサすべてのＮｑＯの位置に接続さ れている。データ流れＮα１は、１６個のマルチプレクサすべてのｌ！１１の位 置に接続されている。その他のデータ流れも同様である。

データ流れＮα０に接続されているマルチプレクサ魔０を考える。マルチプレク サを制御する制御メモリＣ８Ｏは、各４ビツト構成の６４０ワードの形式をして おり、そのうち２８８ワードが使われる。したがって、１フレームのうちの所定 のタイムスロットの間、マルチプレクサは１６個のうちの１個の位置にあるが、 この位置は、制御メモリの位置により決定される。マルチプレクサの位置は、制 御メモリ内の次の位置によって次のタイムスロットの量制御される。こうして２ ８８個の位置すべてが、通過する進行われる。それから再び制御メモリの１番目 の位置が読まれる。残りの１５個のマルチプレクサとそれらに付随する制御メモ リも、同様に働らく。以上、時分割やデータのメモリへの書き込み読みとりにつ いて説明しなかったが、これらは既知の技術だからである。

第１図 第２図 Ｌ 第６図 ＳＳＣ クロック　同期　データ 第５図 国際調査報告 ”””ｊ″ａ′”−””　”　ＰＣＴ／ＳＥ　８９１００６０４国際調査報告　 　　ＰＣＴ／ＳＥ　８９１００６０４’ｒｂｍ−−１ｉ＋＋ｖ　＋ｂ＋　ｐｍ＋ ｗｌ　＋−−−−ｍ５−−１−−Ｎ−１ｗ爾Ｕ卿−哨？−−身１１情−−州嘴− ｍｗｗ神ｒ印−

Claims (4)

【特許請求の範囲】
1. １．例えば、遠隔通信システムにおいて情報を記憶して送信する、特に電話交換 機においてスイッチングモジュール間でディジタル情報を記憶して送信するため のディジタル信号処理用汎用マイクロ回路であって、小さな物理的空間の中で高 実装密度と、短い伝搬時間と、低消費電力と、少ない数の内部接続とを上位のシ ステムレベルで達成することを目的とするものであり、１個のシリコン基板上に 形成された集積回路（ＩＣ）は、集積回路と各種の外部装置と接続して適合させ るためのパッド形式の入出力装置（Ｉ／Ｏ）を含み、第１の型の接続装置（Ｉ／ Ｏ）は、集積回路（ＩＣ）を高速ないし非常に高速でデータを送信するためのイ ンタフェイスに適合させるものであり、第２の型の接続装置（Ｉ／Ｏ）は集積回 路（ＩＣ）を普通ないし低速でデータを送信するための標準論理回路に適合させ るものであることと、集積回路は、更に各種の論理機能を実行するためのゲート マトリックス回路網（ＧＡ）から成る論理部を含むことと、集積回路は、更に複 数個の完全に顧客向けに設計されたメモリモジュール（ＭＭ）から成るメモリ部 を含み、メモリモジュールは、必要なとき数を変えたりもっと多くのモジュール を組合わせたりすることにより各応用毎にメモリ容量の要求を満たすことができ るようになっていることと、集積回路は、またメモリのデータの読み書きを制御 するための制御装置（ＳＮＣ）と、少なくとも１個のタイムスロットカウンタ（ ＴＣ）と、同期信号を集積回路上の装置に供給するための同期論理装置（ＦＳＬ ）とを含むことと、シリコン基板上で占める面積の割合は、メモリ部分の方がゲ ートマトリックス部分よりもかなり大きいことと、複数の入力データ流れに共通 なビット同期モジュール（ＳＣ）が、シリコン基板上に設けられており、データ を失わずにデータとクロック情報間の動的位相変動を許容するようになっている ことと、を特徴とする汎用マイクロ回路。
2. ２．請求項（１）記載の装置において、メモリモジュールは、スイッチメモリ（ ＳＳ）と、スイッチメモリに対応していてスイッチメモリのデータの読み書きを 制御する働らきをする制御メモリ（ＣＳ）とから成ることを特徴とする汎用マイ クロ回路。
3. ３．請求項（１）記載の装置において、制御装置（ＳＮＣ）と、タイムスロット カウンタ（ＴＣ）と同期論理装置（ＦＳＬ）はすべて前記ゲートマトリックス論 理部（ＧＡ）に組込まれているこを特徴とする汎用マイクロ回路。
4. ４．請求項（１）記載の装置において、メモリモジュールとゲートマトリックス 回路網間の接続と、入出力パッドとゲートマトリックス回路網間の接続は、集積 回路（ＩＣ）のシリコン基板内の金属化により行われることを特徴とする汎用マ イクロ回路。