RU99124572A - LEARNING METHODS IN BINARY SYSTEMS - Google Patents

LEARNING METHODS IN BINARY SYSTEMS

Info

Publication number
RU99124572A
RU99124572A RU99124572/09A RU99124572A RU99124572A RU 99124572 A RU99124572 A RU 99124572A RU 99124572/09 A RU99124572/09 A RU 99124572/09A RU 99124572 A RU99124572 A RU 99124572A RU 99124572 A RU99124572 A RU 99124572A
Authority
RU
Russia
Prior art keywords
binary
level
hierarchical
connection
logical elements
Prior art date
Application number
RU99124572/09A
Other languages
Russian (ru)
Other versions
RU2187841C2 (en
Inventor
Танг Зенг
Original Assignee
Сова Инститьют Оф Текнолоджи Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP05610198A external-priority patent/JP2002024199A/en
Application filed by Сова Инститьют Оф Текнолоджи Ко., Лтд. filed Critical Сова Инститьют Оф Текнолоджи Ко., Лтд.
Publication of RU99124572A publication Critical patent/RU99124572A/en
Application granted granted Critical
Publication of RU2187841C2 publication Critical patent/RU2187841C2/en

Links

Claims (12)

1. Двоичная система обучения, содержащая входной иерархический уровень, имеющий двоичные входы, иерархический уровень соединения, первый иерархический уровень двоичных логических элементов с первыми аналогичными логическими элементами, второй иерархический уровень двоичных логических элементов со вторыми аналогичными логическими элементами, иерархический выходной уровень, чтобы сформировать сеть обучения, в которой каждое условие соединения между соседними иерархическими уровнями ограничено односторонним направлением передачи со стороны входа к выходу, и каждый уровень имеет независимые пути передачи сигнала без взаимного соединения, причем иерархический уровень соединения имеет средство для выбора любого одного из непосредственного соединения и соединения, осуществленного через инвертор, относящихся к путям передачи сигналов от соответствующих устройств выдачи сигнала во входном уровне к соответствующим устройствам выдачи сигнала в первом двоичном иерархическом уровне логических элементов, так что выбранное соединение адаптировано для устранения или уменьшения соответствующих ошибок между первоначальными выходными сигналами в иерархическом выходном уровне и сигналами управления в сети обучения.1. A binary training system comprising an input hierarchical level having binary inputs, a hierarchical connection level, a first hierarchical level of binary logic elements with first similar logic elements, a second hierarchical level of binary logic elements with second similar logic elements, a hierarchical output level to form a network training, in which each connection condition between adjacent hierarchical levels is limited by a one-way transmission direction with on the input side to the output, and each level has independent signal transmission paths without mutual connection, and the hierarchical connection level has a means for selecting any one of the direct connection and the connection made through the inverter related to the signal transmission paths from the respective signal output devices in the input level to the corresponding signal output devices in the first binary hierarchical level of logic elements, so that the selected connection is adapted to eliminate or To reduce the corresponding errors between the initial output signals in the hierarchical output level and the control signals in the training network. 2. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов ИЛИ и схем логических элементов И, соответственно. 2. The binary learning system according to claim 1, in which the first and second logical elements include a set of logical elements OR and circuits of logical elements AND, respectively. 3. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов И и схем логических элементов ИЛИ, соответственно. 3. The binary learning system according to claim 1, in which the first and second logic elements include a plurality of AND gates and OR gates, respectively. 4. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов И-НЕ и схем логических элементов И-НЕ, соответственно. 4. The binary learning system according to claim 1, in which the first and second logical elements include a plurality of logical elements AND-NOT and logic circuits AND-NOT, respectively. 5. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов ИЛИ-НЕ и схем логических элементов ИЛИ-НЕ, соответственно. 5. The binary training system according to claim 1, in which the first and second logical elements include a plurality of logical elements OR-NOT and logic elements OR-NOT, respectively. 6. Двоичная система обучения по п. 1, в которой первые и вторые логические элементы включают в себя множества логических элементов "исключающее ИЛИ" и схем логических элементов "исключающее ИЛИ", соответственно. 6. The binary learning system according to claim 1, wherein the first and second logical elements include a plurality of exclusive OR logical elements and exclusive OR logical element circuits, respectively. 7. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов ИЛИ и схем логических элементов И соответственно. 7. The binary learning system according to claim 1, in which the first and second logical elements include a set of logical elements OR and circuits of logical elements AND, respectively. 8. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов И и схем логических элементов ИЛИ, соответственно. 8. The binary learning system according to claim 1, in which the first and second logical elements include a set of logical elements AND and logic elements OR, respectively. 9. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов И-НЕ и схем логических элементов И-НЕ, соответственно. 9. The binary learning system according to claim 1, in which the first and second logical elements include a plurality of logical elements AND-NOT and logic circuits AND-NOT, respectively. 10. Двоичная система обучения по п. 1, в которой первые и вторые логические элементы включают в себя множества логических элементов ИЛИ-НЕ и схем логических элементов ИЛИ-НЕ, соответственно. 10. The binary learning system according to claim 1, in which the first and second logical elements include a plurality of logical elements OR-NOT and logic elements OR-NOT, respectively. 11. Двоичная система обучения по п.1, в которой первые и вторые логические элементы включают в себя множества логических элементов "исключающее ИЛИ" и схем логических элементов "исключающее ИЛИ", соответственно. 11. The binary learning system of claim 1, wherein the first and second logic elements include a plurality of exclusive OR logic elements and exclusive OR logic elements, respectively. 12. Способ выполнения двоичного обучения с использованием двоичной системы обучения, включающей в себя входной иерархический уровень, имеющий двоичные входы, иерархический уровень соединения, первый иерархический уровень двоичных логических элементов с первыми аналогичными логическими элементами, второй иерархический уровень двоичных логических элементов со вторыми аналогичными логическими элементами, иерархический выходной уровень, чтобы сформировать сеть обучения, в которой каждое условие соединения между соседними иерархическими уровнями ограничено односторонним направлением передачи со стороны входа к выходу, и каждый уровень имеет независимые пути передачи без взаимного соединения, причем иерархический уровень соединения имеет средство для выбора любого одного из непосредственного соединения и соединения, осуществленного через инвертор, относящихся к путям передачи сигналов от соответствующих устройств выдачи сигнала во входном уровне к соответствующим устройствам выдачи сигнала в первом иерархическом уровне двоичных логических элементов так, что выбранное соединение адаптировано для устранения или уменьшения соответствующих ошибок между первоначальными выходными сигналами в иерархическом выходном уровне и сигналами управления в сети обучения, согласно которому (способу)
(1) выбирают одно из условий соединения в случае, когда первоначальный выходной сигнал отличается от сигнала управления, и отвергают обучение в случае, когда оба сигнала, указанные выше, являются одинаковыми;
(2) осуществляют обучение посредством выбора одного из условий соединения между устройствами выдачи сигнала во входном иерархическом уровне и устройств выдачи сигнала в первом иерархическом уровне двоичных логических элементов в порядке выбора устройств от самого старшего до самого младшего в первом иерархическом уровне двоичных логических элементов, и для выбора всех входов в каждом устройстве одновременно или от самого старшего до самого младшего во входном иерархическом уровне;
(3) обучение после выбора условия соединения с наиболее младшим устройством снова продолжают для наиболее старшего устройства по мере необходимости.
12. A method for performing binary learning using a binary learning system including an input hierarchical level having binary inputs, a hierarchical connection level, a first hierarchical level of binary logic elements with first similar logical elements, a second hierarchical level of binary logical elements with second similar logical elements , a hierarchical output level, to form a learning network in which each connection condition between neighboring hierarchical levels is limited by the one-way direction of transmission from the input to output side, and each level has independent transmission paths without mutual connection, and the hierarchical connection level has a means for selecting any one of the direct connection and the connection made through the inverter related to the signal transmission paths from the corresponding signal output devices in the input level to the corresponding signal output devices in the first hierarchical level of binary logic elements so that you the branded connection is adapted to eliminate or reduce the corresponding errors between the initial output signals in the hierarchical output level and the control signals in the training network, according to which (the method)
(1) choose one of the connection conditions in the case when the initial output signal is different from the control signal, and reject training in the case when both signals indicated above are the same;
(2) carry out training by selecting one of the connection conditions between the signal output devices in the input hierarchical level and the signal output devices in the first hierarchical level of binary logic elements in the order of choosing devices from the oldest to the youngest in the first hierarchical level of binary logic elements, and for selection of all inputs in each device simultaneously or from the oldest to the youngest in the input hierarchical level;
(3) training after selecting a connection condition with the youngest device is continued again for the oldest device as necessary.
RU99124572/09A 1998-02-20 1999-02-18 Teaching methods using binary systems RU2187841C2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP05610198A JP2002024199A (en) 1998-02-20 1998-02-20 Learning method of binary system
JP10/56101 1998-02-20

Publications (2)

Publication Number Publication Date
RU99124572A true RU99124572A (en) 2001-09-27
RU2187841C2 RU2187841C2 (en) 2002-08-20

Family

ID=13017723

Family Applications (1)

Application Number Title Priority Date Filing Date
RU99124572/09A RU2187841C2 (en) 1998-02-20 1999-02-18 Teaching methods using binary systems

Country Status (19)

Country Link
US (1) US6611826B1 (en)
EP (1) EP0978791A4 (en)
JP (1) JP2002024199A (en)
KR (1) KR100342886B1 (en)
CN (1) CN1256771A (en)
AR (1) AR017461A1 (en)
AU (1) AU742285B2 (en)
BR (1) BR9904836A (en)
CA (1) CA2287933A1 (en)
DE (1) DE978791T1 (en)
ID (1) ID23914A (en)
IL (1) IL132367A (en)
NO (1) NO995089L (en)
NZ (1) NZ500370A (en)
PE (2) PE20000591A1 (en)
RU (1) RU2187841C2 (en)
TW (1) TW497041B (en)
WO (1) WO1999042928A1 (en)
ZA (1) ZA991361B (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129222B2 (en) * 2011-06-22 2015-09-08 Qualcomm Incorporated Method and apparatus for a local competitive learning rule that leads to sparse connectivity

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774677A (en) * 1981-08-06 1988-09-27 Buckley Bruce S Self-organizing circuits
JPS60204118A (en) 1984-03-28 1985-10-15 Toshiba Corp Method and apparatus for realizing optional logical function
US5481646A (en) * 1989-07-12 1996-01-02 Ricoh Company, Ltd. Neuron unit and neuron unit network
US5167006A (en) * 1989-12-29 1992-11-24 Ricoh Company, Ltd. Neuron unit, neural network and signal processing method
US5371413A (en) * 1990-09-11 1994-12-06 Siemens Aktiengesellschaft Process and arrangement for the Boolean realization of adaline-type neural networks
EP0476159B1 (en) * 1990-09-15 1996-12-11 International Business Machines Corporation Programmable neural logic device
JPH06195322A (en) * 1992-10-29 1994-07-15 Hitachi Ltd Information processor used as general purpose neurocomputer
JP3438241B2 (en) * 1992-10-29 2003-08-18 直 柴田 Semiconductor neural circuit device
DE69430744T2 (en) * 1994-07-28 2003-01-30 Ibm Improved neural semiconductor chip architectures and neural networks in them
DE69430529T2 (en) * 1994-07-28 2003-01-16 Ibm Daisy chain circuit for serial connection of neuron circuits
US6061673A (en) * 1996-11-06 2000-05-09 Sowa Institute Of Technology Co., Ltd. Learning methods in binary systems

Similar Documents

Publication Publication Date Title
US5672990A (en) Edge-trigger pulse generator
RU2001126575A (en) Flexible interface and method of its application
JP2604967B2 (en) Adaptive switching equipment
WO1984001077A1 (en) Five port module as a node in an asynchronous speed independent network of concurrent processors
US5263122A (en) Neural network architecture
RU99124572A (en) LEARNING METHODS IN BINARY SYSTEMS
US5542048A (en) Increasing probability multi-stage network
US5163155A (en) System for resetting a series of latches to varying data patterns
JPS5769585A (en) Non-volatile semiconductor memory
WO2004064254A3 (en) A logic circuit
RU97118609A (en) LEARNING METHODS IN BINARY SYSTEMS
US7126374B2 (en) Multi-level routing architecture in a field programmable gate array having transmitters and receivers
US5694058A (en) Programmable logic array integrated circuits with improved interconnection conductor utilization
KR930015431A (en) moderator
JPH039498B2 (en)
EP0283847A3 (en) Apparatus for selecting a reference line for image data compression
SE8900674D0 (en) STAR-DATA DATA SHEET WITH LOGIC RING FUNCTION USING TERRIFYING TOKEN ACCESS
JP2689735B2 (en) Serial signal switching control circuit
RU96122569A (en) METHOD FOR LAYOUT ELEMENT BASE AND SYSTEM OF ELEMENTS OF ORDERING BIS
KR0124527Y1 (en) Subscriber board of full electronic telephone exchanger
RU2136039C1 (en) Homogeneous switching matrix
SU1624476A1 (en) Computer system exchange direction selector
US2930902A (en) Primed gate using binary cores
SU1709324A2 (en) Interface
KR950704859A (en) Programmable Logic Devices and Configurable Logic Networks (PROGRAMMABLE LOGIC DEVICES AND CONFIGUARBLE LOGIC NETWORKS)