RU2787329C2

RU2787329C2 - Device for assessment of quality of training of operators of automated workplaces

Info

Publication number: RU2787329C2
Application number: RU2020132706A
Authority: RU
Inventors: Александр Алексеевич Бурба; Андрей Александрович Майоров; Борис Николаевич Поставнин; Петр Иванович Савостин; Александр Васильевич Полтавский; Андрей Сергеевич Скотченко; Владлена Анатольевна Федянина; Мария Владимировна Фомкина; Сергей Владимирович Трофимов
Filing date: 2020-10-05
Publication date: 2023-01-09

Abstract

FIELD: computer technology.

SUBSTANCE: device contains first – 1, second – 2, and third – 3 groups of input registers, each of which consists of n elements, group of multiplication units – 4, consisting of n elements, group of division units – 5, consisting of n elements, group of delay elements (DE) – 6, consisting of (n-2) elements, group of adders – 7, consisting of (n-1) elements, input register – 8, first division unit – 9, first output register – 10, first indication unit – 11, clock pulse generator – 12, pulse distributor (PD) – 13, first – 14, second – 15, and third – 16 groups of OR elements, OR element – 17, switch – 18, delay element – 19, second output register – 20, second division unit – 21, second – 22 and third – 23 indication units.

EFFECT: increase in the accuracy of information processing.

1 cl, 2 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для оценки качества обучения при работе с компьютером операторов автоматизированных рабочих мест (АРМ) с целью выработки рекомендаций по улучшению качества образовательного процесса, а также для сравнения различных методик и предлагаемых алгоритмов обучения.The invention relates to computer technology and can be used to assess the quality of training when working with a computer of automated workstation (AWS) operators in order to develop recommendations for improving the quality of the educational process, as well as to compare various methods and proposed learning algorithms.

Известно устройство для оценки качества обучения операторов при работе с компьютером АРМ, содержащее входные регистры, блоки умножения, блоки деления, элементы задержки (ЭЗ), сумматоры, выходной регистр, блок индикации, генератор тактовых импульсов и распределитель импульсов (РИ) Оценка качества обучения оператора при работе с компьютером АРМ, осуществляется следующим образом. Определяют качество Q, через значения для показателя R, величину R_i. Подставляя показатели R, и величину R_i в формулу в выражение определения качества, окончательно получают Q. Оценка качества обучения оператора при работе с компьютером АРМ, используя это устройство, осуществляется следующим образом. Качество Q этого процесса можно определить с помощью следующего соотношения:A device is known for assessing the quality of training operators when working with a computer workstation, containing input registers, multiplication units, division units, delay elements (EZ), adders, output register, display unit, clock generator and pulse distributor (RI) Assessment of the quality of operator training when working with an AWP computer, it is carried out as follows. The quality Q is determined through the values for the indicator R, the value of R _i . Substituting the indicators R, and the value of R _i in the formula in the expression for determining the quality, Q is finally obtained. The assessment of the quality of the operator's training when working with the APM computer using this device is carried out as follows. The quality Q of this process can be determined using the following relationship:

где R - успешность отработки проверочных тестов АРМ;where R is the success of working out the verification tests of the automated workplace;

Т - продолжительность обучения.T is the duration of training.

Значения для показателя R вычисляются по следующей формуле;Values for R are calculated using the following formula;

где R_i - успешность отработки i-го проверочного теста АРМ;where R _i - the success of working out the i-th verification test APM;

n - количество проверочных тестов.n is the number of verification tests.

Величину R_i можно определить по следующей зависимости:The value of R _i can be determined from the following relationship:

где S_i - весовой коэффициент i-го проверочного теста (заданий)where S _i - weight coefficient of the i-th verification test (tasks)

C_i - количество успешных испытаний в i-м проверочном тесте;C _i - the number of successful trials in the i-th verification test;

m_i - общее число испытаний в i-м проверочном тесте (задании).m _i - the total number of tests in the i-th verification test (task).

Подставляя формулы (2) и (3) в выражение (1), окончательно можно получить:Substituting formulas (2) and (3) into expression (1), we can finally obtain:

[Патент РФ №2330323, М. Кл. G06F 17/18, 2008(прототип)].[RF Patent No. 2330323, M. Kl. G06F 17/18, 2008 (prototype)].

Недостатком этого устройства является то, что общее время Т продолжительности обучения не выделяет теоретический Т_Т и практический Т_П этапы обучения как две основные составляющие компоненты от всего процесса обучения при работе с компьютером, т.е.The disadvantage of this device is that the total time T of the duration of training does not single out the theoretical T _T and practical T _P stages of training as two main components of the entire learning process when working with a computer, i.e.

Т=Т_Т+Т_П T=T _T +T _P

Кроме того для обеспечения заданного как априори определенного (желаемого теоретического) уровня обучения работе с компьютером, необходимо давать оценку этому процессу на различных этапах обучения.In addition, in order to provide a certain (desired theoretical) level of computer training given as a priori, it is necessary to evaluate this process at various stages of training.

Технической задачей изобретения является получение более объективной информации на различных этапах обучения работе с компьютером в системе АРМ за счет сравнительного анализа теоретического и практического этапов данного обучения.The technical objective of the invention is to obtain more objective information at various stages of learning to work with a computer in the AWP system through a comparative analysis of the theoretical and practical stages of this training.

Оценку осуществляют следующим образом.The evaluation is carried out as follows.

Оценивают желаемое качество Q_T теоретического этапа процесса обучения в контуре АРМ по формуле;Estimate the desired quality Q _T of the theoretical stage of the learning process in the circuit of the AWS according to the formula;

где R_T - успешность обработки проверочных тестов на этапе теоретического обучения.where R _T is the success of processing test tests at the stage of theoretical training.

Величина R_Т вычисляется по формуле:The value of R _T is calculated by the formula:

где R_Ti - успешность обработки i-го проверочного теста на этапе теоретического обучения.where R _Ti is the success of processing the i-th test at the stage of theoretical training.

Величину R_Ti оценивают по зависимости;The value of R _Ti is estimated according to the dependence;

где S_Ti - весовой коэффициент i-го проверочного теста на этапе теоретического обученияwhere S _Ti is the weight coefficient of the i-th verification test at the stage of theoretical training

где C_Ti - количество успешных испытаний в i-м проверочном тесте на этапе теоретического обучения;where C _Ti is the number of successful tests in the i-th verification test at the stage of theoretical training;

m_Ti - общее число испытаний в i-м проверочном тесте на этапе теоретического обучения;m _Ti - the total number of tests in the i-th verification test at the stage of theoretical training;

Подставляя формулы (6) и (7) в выражение (5), окончательно получают окончательное выражение:Substituting formulas (6) and (7) into expression (5), we finally get the final expression:

Далее проводят этап практического обучения работе с компьютером и имея данные по всему периоду обучения (для двух этапов) определяют значение Q качества этого процесса, используя показатели R, и величину R_i. Вклад Q_П этапа практического обучения оценивают через коэффициент вклада К по формуле (с использованием теоретического этапа обучения):Next, a stage of practical training in working with a computer is carried out and, having data for the entire training period (for two stages), the Q value of the quality of this process is determined using the indicators R, and the value of R _i . The contribution Q _P of the stage of practical training is evaluated through the contribution coefficient K according to the formula (using the theoretical stage of training):

При этом К<1,0., чем больше К, тем меньше вклад Q_П. Тогда этап практического обучения мало влияет на Q. Если К=0,5, то теория и практика вносят одинаковый вклад в Q.In this case, K<1.0., the more K, the less the contribution of Q _P . Then the stage of practical training has little effect on Q. If K \u003d 0.5, then theory and practice make the same contribution to Q.

Сравнивая значение вкладов теоретического и практического этапов обучения работе с компьютером АРМ выбирают необходимую методику для реализации этого информационного процесса.Comparing the value of the contributions of the theoretical and practical stages of learning to work with the AWP computer, they choose the necessary methodology for the implementation of this information process.

Поставленная цель достигается тем, что устройство для оценки качества обучения работе с компьютером АРМ, содержащее первую, вторую и третью группы входных регистров, входной регистр, группу блоков умножения, группу блоков деления, группу элементов задержки (ЭЗ), первый блок деления, первый входной регистр, первый блок индикации, генератор тактовых импульсов и распределитель импульсов (РИ?), тактовый вход которого соединен с выходом генератора тактовых импульсов, первый выход распределителя импульсов - с входами записи первой, второй и третьей групп входных регистров и входного регистра, второй выход - с входами считывания второй и третьей групп входных регистров, третий выход - с входами считывания первой группы входных регистров, четвертый выход - с входом считывания входного регистра, пятый и шестой выходы - с входами соответственно записи и считывания первого выходного регистра, выход каждого элемента первой группы входных регистров подключен к первому входу каждого элемента группы блоков умножения, состоящей из n элементов, выходы каждого элемента второй и третьей группы входных регистров соединены с входами соответственно делимого и делителя каждого элемента группы блоков деления, состоящей из n элементов, вход каждого из которых подключен ко второму входу каждого элемента группы блоков умножения, выходы первого и второго элементов которого соединены соответственно с первым и вторым входами первого элемента группы сумматоров, состоящей из (n-1) элементов, а выходы остальных элементов группы блоков умножения, начиная с третьего подключены к входам соответствующих элементов группы ЭЗ, состоящей из (n-2) элементов, выходы каждого из которых соединены с первыми входами соответствующих элементов группы сумматоров, начиная со второго элемента, выходы каждого из которых, включая первый элемент, и кроме последнего элемента, подключены ко вторым входам последующих элементов группы сумматоров, а выход последнего элемента, т.е. (n-1)-го сумматора, соединен с входом делимого блока деления, вход делителя которого подключен к выходу входного регистра, выход первого входного регистра соединен с входом первого блока индикаций, отличающееся тем, что оно дополнительно содержит первую, вторую и третью группы элементов ИЛИ, элемент ИЛИ, коммутатор, элементы задержки, второй выходной регистр, второй блок деления, второй и третий блоки индикации, информационные входы первой группы элементов ИЛИ, состоящей из n элементов, являются входом задания исходной информации, на первые входы которых поступают значения S_Ti, характеризующие весовые коэффициенты i-го проверочного теста на этапе теоретического обучения, а на вторые входы - величина S_i, характеризующие весовые коэффициенты i-го проверочного теста на двух этапах обучения, информационные входы второй группы элементов ИЛИ, состоящей из n элементов, являются входом задания исходной информации, на первые входы которых поступают значения C_i, характеризующие количество успешных испытаний в i-м проверочном тесте на этапе теоретического обучения, а на вторые входы - величины C_i, характеризующие количество успешных испытаний в i-м проверочном тесте на двух этапах обучения, информационные входы третьей группы элементов ИЛИ, состоящей из n элементов, являются входом задания исходной информации, на первые входы которых поступают значения m_Ti, характеризующие общее число испытаний в i-м проверочном тесте на этапе теоретического обучения, а на вторые входы - величины m_i, характеризующие общее число испытаний в i-м проверочном тесте на двух этапах обучения, информационные входы элемента ИЛИ являются входами задания исходной информации, на первый вход которого поступает значение Т_т, характеризующее длительность теоретического этапа обучения, а на второй вход величина Т, характеризующая общую длительность процесса обучения, выходы каждого элемента первой, второй и третьей групп элементов ИЛИ соединены с информационными входами соответствующих элементов первой, второй и третьей групп входных регистров, каждая из которых состоит из n элементов, выход элементов ИЛИ подключен к информационному входу входного регистра, выход первого блока деления соединен с информационным выходом коммутатора, первый и второй выходы которого подключены к информационным входам соответственно первого и второго выходных регистров, а управляющий вход - к выходу ЭЗ, вход которого соединен с пятым выходом РИ, выход второго выходного регистра подключен к входу второго блока индикации и к входу делителя второго блока деления, вход делимого которого соединен с выходом первого выходного регистра, в выход - с входом третьего. Блок индикации, входы записи и считывания второго выходного регистра подключены соответственно к пятому и и шестому выходам РИ.This goal is achieved by the fact that the device for assessing the quality of learning to work with a computer workstation, containing the first, second and third groups of input registers, the input register, the group of multiplication blocks, the group of division blocks, the group of delay elements (EZ), the first division block, the first input register, the first display unit, a clock generator and a pulse distributor (RI?), the clock input of which is connected to the output of the clock pulse generator, the first output of the pulse distributor - to the recording inputs of the first, second and third groups of input registers and the input register, the second output - with the read inputs of the second and third groups of input registers, the third output - with the read inputs of the first group of input registers, the fourth output - with the read input of the input register, the fifth and sixth outputs - with the write and read inputs of the first output register, respectively, the output of each element of the first group input registers connected to the first input of each group element multiplication blocks, consisting of n elements, the outputs of each element of the second and third groups of input registers are connected to the inputs of the dividend and divisor, respectively, of each element of the group of division blocks, consisting of n elements, the input of each of which is connected to the second input of each element of the group of multiplication blocks, outputs the first and second elements of which are connected respectively to the first and second inputs of the first element of the group of adders, consisting of (n-1) elements, and the outputs of the remaining elements of the group of multiplication blocks, starting from the third, are connected to the inputs of the corresponding elements of the EZ group, consisting of (n-1) 2) elements, the outputs of each of which are connected to the first inputs of the corresponding elements of the adder group, starting from the second element, the outputs of each of which, including the first element, and except for the last element, are connected to the second inputs of the subsequent elements of the adder group, and the output of the last element, those. (n-1)-th adder, connected to the input of the divisible division block, the divider input of which is connected to the output of the input register, the output of the first input register is connected to the input of the first indication block, characterized in that it additionally contains the first, second and third groups of elements OR, OR element, commutator, delay elements, second output register, second division block, second and third indication blocks, information inputs of the first group of OR elements, consisting of n elements, are the input for setting the initial information, the first inputs of which receive the values S _Ti , characterizing the weight coefficients of the i-th verification test at the stage of theoretical training, and on the second inputs - the value S _i , characterizing the weight coefficients of the i-th verification test at two stages of training, the information inputs of the second group of OR elements, consisting of n elements, are the input assignment of initial information, the first inputs of which receive values C _i , characterizing the number successful trials in the i-th test at the stage of theoretical training, and for the second inputs - values C _i characterizing the number of successful trials in the i-th test at two stages of training, the information inputs of the third group of OR elements, consisting of n elements, are the initial information input, the first inputs of which receive the values m _Ti , characterizing the total number of trials in the i-th verification test at the stage of theoretical training, and the second inputs - the values m _i , characterizing the total number of trials in the i-th verification test on two stages of learning, the information inputs of the OR element are inputs for setting the initial information, the first input of which receives the value T _t , characterizing the duration of the theoretical stage of learning, and the second input is the value T, characterizing the total duration of the learning process, the outputs of each element of the first, second and third groups OR elements are connected to the information inputs of the corresponding elements the first, second and third groups of input registers, each of which consists of n elements, the output of the OR elements is connected to the information input of the input register, the output of the first division block is connected to the information output of the switch, the first and second outputs of which are connected to the information inputs of the first and second, respectively output registers, and the control input - to the output of the EZ, the input of which is connected to the fifth output of the RI, the output of the second output register is connected to the input of the second display unit and to the input of the divider of the second division unit, the dividend input of which is connected to the output of the first output register, to the output - with the entrance of the third. The display unit, write and read inputs of the second output register are connected to the fifth and sixth outputs of the RI, respectively.

Сущность изобретения поясняется чертежами, где на фиг. 1 представлена функциональная схема устройства для оценки качества обучения работе с компьютером АРМ (для ликвидации громоздкости связи между распределителем импульсов и управляющими входами соответствующих блоков показаны не полностью, а обозначены путем нумерации входов и выходов), на фиг. 2 изображена циклограмма работы заявленного устройства (по оси ординат обозначены номера выходов распределителя импульсов, а по оси абсцисс - число тактов), причем длительность различных вычислительных операций (сложение - один такт, умножение - восемь тактов, деление шестнадцать тактов) - в легенде фиг. 2 (для возможности исполнения циклограммы принято n=10, эта величина может принимать произвольное значение).The essence of the invention is illustrated by drawings, where in Fig. 1 shows a functional diagram of a device for assessing the quality of learning to work with an AWP computer (to eliminate the cumbersomeness of the connection between the pulse distributor and the control inputs of the corresponding blocks, they are not shown in full, but are indicated by numbering the inputs and outputs), in Fig. 2 shows a cyclogram of the operation of the claimed device (the ordinate axis indicates the numbers of outputs of the pulse distributor, and the abscissa axis indicates the number of cycles), and the duration of various computational operations (addition - one cycle, multiplication - eight cycles, division sixteen cycles) - in the legend of Fig. 2 (for the possibility of executing the cyclogram, n=10 is adopted, this value can take an arbitrary value).

Устройство для оценки качества обучения работе с компьютером АРМ (фиг. 1) содержит первую -1, вторую -2 и третью -3 группы входных регистров, каждая из которых состоит из n элементов, группу -4 блоков умножения, состоящую из n элементов, группу -5 блоков деления, состоящую из n элементов, группу элементов задержки (ЭЗ)-6, состоящую из (n-2) элементов, группу сумматоров -7 состоящую из (n-1)элементов, входной регистр -8, первый блок деления -9, первый выходной регистр -10, первый блок индикации -11, генератор тактовых импульсов -12, распределитель импульсов (РИ) -13, первую -14, вторую -75 и третью -16 группы элементов ИЛИ, элемента ИЛИ -17, коммутатор -18, элемент задержки -19, второй выходной регистр -20,второй блок деления -21, второй -22 и третий -23 блоки индикации.A device for evaluating the quality of learning to work with a computer workstation (Fig. 1) contains the first -1, second -2 and third -3 groups of input registers, each of which consists of n elements, a group of -4 multiplication blocks, consisting of n elements, a group -5 division blocks, consisting of n elements, a group of delay elements (EZ) -6, consisting of (n-2) elements, a group of adders -7, consisting of (n-1) elements, input register -8, the first division block - 9, the first output register -10, the first display unit -11, the clock generator -12, the pulse distributor (RI) -13, the first -14, the second -75 and the third -16 groups of OR elements, the OR element -17, the switch - 18, delay element -19, second output register -20, second division block -21, second -22 and third -23 indication blocks.

Устройство для оценки качества обучения работе с компьютером работает следующим образом.Device for assessing the quality of learning to work with a computer works as follows.

Устройство для оценки качества обучения работе с компьютером АРМ, содержащее первую -1, вторую -2 и третью -3 группы входных регистров, входной регистр-8, группу блоков умножения-4, группу блоков деления-5, группу элементов задержки (ЭЗ)-6, первый блок деления-9, первый выходной регистр-10, первый блок индикации-11, генератор тактовых импульсов-12 и распределитель импульсов-13. При этом его тактовый выход соединен с входом генератора тактовых импульсов -12. Первый выход распределителя импульсов-13 соединен с входами записи первой-1, второй-2 и третьей-3 групп входных регистров и входного регистра-'8, второй выход соединен с входами считывания второй-2 и третьей-3 групп входных регистров. Третий выход соединен с входами считывания первой группы входных регистров-1. Четвертый выход соединен с входом считывания входного регистра-8. Пятый и шестой выходы соединен с входами соответственно записи и считывания первого выходного регистра-10. Выход каждого элемента первой группы входных регистров-1 подключен к первому входу каждого элемента группы блоков умножения-4, состоящей из n элементов. Выходы каждого элемента второй-2 и третьей-3 группы входных регистров соединены с входами соответственно делимого и делителя каждого элемента группы блоков деления-5, состоящей из n элементов, выход каждого из которых подключен ко второму входу каждого элемента группы блоков умножения-4, выходы первого и второго элементов которого соединены соответственно с первым и вторым входами первого элемента группы сумматоров-7, состоящей из (n-1) элементов, а выходы остальных элементов группы блоков умножения-4, начиная с третьего подключены к входам соответствующих элементов группы ЭЗ-6, состоящей из (n-2) элементов, выходы каждого из которых соединены с первыми входами соответствующих элементов группы сумматоров -7, начиная со второго элемента, выходы каждого из которых, включая первый элемент, и кроме последнего элемента, подключены ко вторым входам последующих элементов группы сумматоров -7, а выход последнего элемента, т.е. (n-1)-го сумматора -7, соединен с входом делимого блока деления-9, выход делителя которого подключен к входу выходного регистра-10, выход первого-10 выходного регистра соединен с входом первого блока индикаций-11, отличающееся тем, что оно дополнительно содержит первую-14, вторую-15 и третью-16 группы элементов ИЛИ, элемент ИЛИ-17, коммутатор-18, элементы задержки-19, второй выходной регистр-20, второй блок деления-21, второй-22 и третий-23 блоки индикации, информационные входы первой группы элементов ИЛИ-14, состоящей из n элементов, являются входом задания исходной информации, на первые входы которых поступают значения S_Ti, характеризующие весовые коэффициенты i-го проверочного теста на этапе теоретического обучения, а на вторые входы - величина Sj, характеризующие весовые коэффициенты i-го проверочного теста на двух этапах обучения, информационные входы второй группы элементов ИЛИ-15, состоящей из n элементов, являются входом задания исходной информации, на первые входы которых поступают значения C_i, характеризующие количество успешных испытаний в i-м проверочном тесте на этапе теоретического обучения, а на вторые входы - величины C_i, характеризующие количество успешных испытаний в i-м проверочном тесте на двух этапах обучения, информационные входы третьей группы элементов ИЛИ-16, состоящей из n элементов, являются входом задания исходной информации, на первые входы которых поступают значения m_Ti, характеризующие общее число испытаний в i-м проверочном тесте на этапе теоретического обучения, а на вторые входы - величины m_i, характеризующие общее число испытаний в i-м проверочном тесте на двух этапах обучения, информационные входы элемента ИЛИ-17 являются входами задания исходной информации, на первый вход которого поступает значение Т_Т, характеризующее длительность теоретического этапа обучения, а на второй вход величина T, характеризующая общую длительность процесса обучения, выходы каждого элемента первой - 14, второй - 15 и третьей- 16 групп элементов ИЛИ соединены с информационными входами соответствующих элементов первой-1, второй-2 и третьей-3 групп входных регистров, каждая из которых состоит из n элементов, выход элементов ИЛИ-17 подключен к информационному входу входного регистра-8, выход первого блока деления-9 соединен с информационным входом коммутатора-18, первый и второй выходы которого подключены к информационным входам соответственно первого-10 и второго - 20 выходных регистров, а управляющий вход - к выходу ЭЗ - 19, вход которого соединен с пятым выходом РИ - 13, выход второго выходного регистра - 20 подключен к входу второго блока индикации - 22 и к входу делителя второго блока деления - 21, вход делимого которого соединен с выходом первого выходного регистра - 10, а выход - с входом третьего- 23 блока индикации, входы записи и считывания второго выходного регистра-20 подключены соответственно к пятому и шестому выходам РИ - 13.A device for assessing the quality of learning to work with a computer workstation, containing the first -1, the second -2 and the third -3 groups of input registers, input register-8, a group of multiplication blocks-4, a group of division blocks-5, a group of delay elements (EZ) - 6, the first division block-9, the first output register-10, the first indication block-11, the clock generator-12 and the pulse distributor-13. While its clock output is connected to the input of the clock generator -12. The first output of the pulse distributor-13 is connected to the write inputs of the first-1, second-2 and third-3 groups of input registers and input register-'8, the second output is connected to the read inputs of the second-2 and third-3 groups of input registers. The third output is connected to the read inputs of the first group of input registers-1. The fourth output is connected to the read input of the input register-8. The fifth and sixth outputs are connected to the inputs, respectively, of writing and reading the first output register-10. The output of each element of the first group of input registers-1 is connected to the first input of each element of the group of multiplication blocks-4, consisting of n elements. The outputs of each element of the second-2 and third-3 groups of input registers are connected to the inputs, respectively, of the dividend and divisor of each element of the division-5 block group, consisting of n elements, the output of each of which is connected to the second input of each element of the multiplication-4 group, outputs the first and second elements of which are connected respectively to the first and second inputs of the first element of the group of adders-7, consisting of (n-1) elements, and the outputs of the remaining elements of the group of multiplication blocks-4, starting from the third, are connected to the inputs of the corresponding elements of the EZ-6 group , consisting of (n-2) elements, the outputs of each of which are connected to the first inputs of the corresponding elements of the adder group -7, starting from the second element, the outputs of each of which, including the first element, and except for the last element, are connected to the second inputs of subsequent elements groups of adders -7, and the output of the last element, i.e. (n-1)-th adder -7, connected to the input of the divisible division block-9, the output of the divider of which is connected to the input of the output register-10, the output of the first-10 output register is connected to the input of the first indication block-11, characterized in that it additionally contains the first-14, the second-15 and the third-16 groups of OR elements, the OR-17 element, the switch-18, the delay elements-19, the second output register-20, the second division block-21, the second-22 and the third- 23 indication blocks, the information inputs of the first group of elements OR-14, consisting of n elements, are the input for setting the initial information, the first inputs of which receive the values S _Ti characterizing the weight coefficients of the i-th test at the stage of theoretical training, and the second inputs - the value of Sj, characterizing the weight coefficients of the i-th verification test at two stages of training, the information inputs of the second group of elements OR-15, consisting of n elements, are the input for setting the initial information, the first inputs of which are the values C _i characterize the number of successful trials in the i-th test at the stage of theoretical training, and the values C _i characterize the number of successful trials in the i-th test at two stages of training, the information inputs of the third group of elements OR -16, consisting of n elements, are the input for setting the initial information, the first inputs of which receive the values m _Ti , characterizing the total number of trials in the i-th verification test at the stage of theoretical training, and the second inputs - the values m _i , characterizing the total number tests in the i-th verification test at two stages of training, the information inputs of the OR-17 element are inputs for setting the initial information, the first input of which receives the value T _T , characterizing the duration of the theoretical stage of training, and the second input the value T, characterizing the total duration of the process learning, the outputs of each element of the first - 14, the second - 15 and the third - 16 groups of elements OR items are connected to the information inputs of the corresponding elements of the first-1, second-2 and third-3 groups of input registers, each of which consists of n elements, the output of the OR-17 elements is connected to the information input of the input register-8, the output of the first division block is 9 is connected to the information input of the switch-18, the first and second outputs of which are connected to the information inputs, respectively, of the first-10 and second - 20 output registers, and the control input is connected to the output of the EZ - 19, the input of which is connected to the fifth output of the RI - 13, the output the second output register - 20 is connected to the input of the second indication block - 22 and to the input of the divider of the second division block - 21, the dividend input of which is connected to the output of the first output register - 10, and the output - to the input of the third - 23 indication block, write and read inputs the second output register-20 are connected respectively to the fifth and sixth outputs of RI - 13.

Оценивается качество Q_T теоретического этапа процесса обучения. Для этого на первые входы первой - 14, второй - 15 и третьей - 16 групп элементов ИЛИ (фиг. 1) засылаются соответственно величины, S_Ti, C_Ti,m_Ti, которые направляются на информационные входы соответственно первой-1, второй-2 и третьей - 3 групп входных регистров. На первый вход элемента ИЛИ - 17 подается значение Т_т, которое направляется на информационный вход входного регистра - 8. При этом управляющий сигнал на входы записи всех этих регистров направляется с первого выхода РИ - 13, темп работы которого задается генератором тактовых импульсов -12.Q quality is evaluated_T theoretical stage of the learning process. For this purpose, the values S_Ti, C_Ti,m_Ti, which are sent to the information inputs, respectively, the first-1, second-2 and third - 3 groups of input registers. The value of T is supplied to the first input of the OR element - 17_t, which is sent to the information input of the input register - 8. In this case, the control signal to the recording inputs of all these registers is sent from the first output of the RI - 13, the pace of which is set by the clock pulse generator -12.

По сигналу со второго входа РИ - 13 на входы считывания каждого элемента второй - 2 и третьей - 3 групп входных регистров значения С_Ti и m_Ti подаются на входы соответственно делимого и делителя группы - 5 блоков деления С входов каждого элемента этой группы величина C_Ti/m_Ti направляется на второй вход каждого элемента группы - 4 блоков умножения. По сигналу с третьего входа РИ - 13 на входы считывания каждого элемента первой группы - 1 входных регистров значение S_Ti подается на первый вход каждого элемента группы - 4 блоков умножения, в которой определяется величина R_Ti в соответствии с формулой (7).On a signal from the second input of RI - 13 to the readout inputs of each element of the second - 2 and third - 3 groups of input registers, the values of _Ti and m _Ti are fed to the inputs of the dividend and divider of the group, respectively - 5 division blocks From the inputs of each element of this group, the value of C _Ti /m _Ti is sent to the second input of each group element - 4 multiplication blocks. By a signal from the third input of RI - 13 to the readout inputs of each element of the first group - 1 input registers, the value S _Ti is fed to the first input of each element of the group - 4 multiplication blocks, in which the value of R _Ti is determined in accordance with formula (7).

С входов первых двух элементов группы-4 значения R_T1 и R_T2 подаются соответственно на первый и второй входы первого сумматора группы сумматоров - 7. С входов остальных элементов группы блоков умножения -4, начиная с третьего, величины R_Ti направляются на соответствующие элементы группы элементов задержки (ЭЗ) -6 на первые входы соответствующих элементов группы сумматоров -7, начиная со второго. С выхода последнего сумматора группы -7 значение R_T определенная по формуле (6) засылается на вход делимого первого блока деления -9. На вход делителя этого блока с четвертого выхода импульсов (РИ) -13 с выхода входного регистра -8 подается величина Т_т.From the inputs of the first two elements of group-4, the values of R _T1 and R _T2 are fed, respectively, to the first and second inputs of the first adder of the group of adders - 7. From the inputs of the remaining elements of the group of multiplication blocks -4, starting from the third, the values of R _Ti are sent to the corresponding elements of the group delay elements (ES) -6 to the first inputs of the corresponding elements of the group of adders -7, starting from the second. From the output of the last adder of the group -7, the value of R _T determined by formula (6) is sent to the input of the divisible first division block -9. The input of the divider of this block from the fourth output of pulses (RI) -13 from the output of the input register -8 is supplied with the value of T _t .

С выхода первого блока деления -9 значение Q_T качества теоретического этапа процесса обучения работе с компьютером АРМ, вычисленное по формуле (5), направляется на информационный вход коммутатора -18, который настроен следующим образом: если сигнал на управляющем входе отсутствует, то информация появляется на его первом выходе, а в случае наличия управляющего сигнала информация будет исходить со второго выхода коммутатора -18. Поскольку управляющий сигнал у этого блока отсутствует, значение Q_T с его первого входа подается на информационный вход первого выходного регистра -10. Управляющий сигнал на запись подается при этом на вход записи регистра -10 с пятого выхода распределителя импульсов -13.From the output of the first block of division -9, the value Q _T of the quality of the theoretical stage of the process of learning to work with an AWS computer, calculated by formula (5), is sent to the information input of the switch -18, which is configured as follows: if there is no signal at the control input, then information appears at its first output, and in the case of a control signal, the information will come from the second output of the switch -18. Since this block does not have a control signal, the value of Q _T from its first input is fed to the information input of the first output register -10. The control signal for the record is applied at the same time to the record input of the register -10 from the fifth output of the pulse distributor -13.

Далее осуществляется оценка величины Q качества обучения работе с компьютером с помощью формул (2), (3) и (4). Исходная информация для этого определяется после проведения двух этапов обучения: теоретического и практического. Эта информация в виде величин S_i, C_i, m_i засылается на вторые входы соответственно первой -14, второй -15 и третьей -16 групп элементов ИЛИ. В дальнейшем работа устройства осуществляется по уже описанной схеме. Единственное отличие заключается в том, что значение Q будет поступать со второго входа коммутатора -18 на информационный вход второго выходного регистра -20, так как на управляющем входе блока -18 появляется сигнал, который поступает с выхода ЭЗ -19. Блок -19 позволяет осуществить подачу управляющего сигнала с пятого выхода РИ -13 при оценке Q_T. Повторная подача сигнала с пятого выхода РИ -13 обеспечивает запись величины Q в блоке -20.Next, the Q value of the quality of learning to work with a computer is evaluated using formulas (2), (3) and (4). The initial information for this is determined after two stages of training: theoretical and practical. This information in the form of values S _i , C _i , m _i is sent to the second inputs of the first -14, second -15 and third -16 groups of OR elements, respectively. In the future, the operation of the device is carried out according to the already described scheme. The only difference is that the value of Q will come from the second input of the switch -18 to the information input of the second output register -20, since a signal appears at the control input of block -18, which comes from the output of EZ -19. Block -19 allows the supply of a control signal from the fifth output RI -13 when assessing Q _T . Re-applying a signal from the fifth output RI -13 provides a record of the value of Q in block -20.

По сигналу с шестого выхода РИ -13 на входе считывания первого -10 и второго-20 выходных регистров, значения Q_T и Q засылаются на входы соответственно делимого и делителя второго блока деления -21. Кроме того, эти значения подаются на входы соответственно первого -11 и второго -22 блоков индикации для наглядного отображения. Блок -21 осуществляет оценку вклада Q_П этапа практического обучения K в соответствии с формулой (9). Величина K засылается на вход третьего блока индикации 23 для наглядного отображения. Порядок функционирования блоков устройства представлен на циклограмме его работы (фиг. 2).The signal from the sixth output of RI -13 at the input of reading the first -10 and second-20 output registers, the values of Q _T and Q are sent to the inputs, respectively, of the dividend and the divider of the second division block -21. In addition, these values are fed to the inputs of the first -11 and second -22 display blocks, respectively, for visual display. Block -21 evaluates the contribution Q _P of the stage of practical training K in accordance with formula (9). The value of K is sent to the input of the third display unit 23 for visual display. The order of operation of the blocks of the device is shown in the cyclogram of its operation (Fig. 2).

В дальнейшем работа устройства может быть повторена по уже описанной схеме с использованием других исходных данных (применение другой методики обучения) с последующим сравнением новых значений Q_T и Q.In the future, the operation of the device can be repeated according to the already described scheme using other initial data (using a different training technique) with subsequent comparison of new values of Q _T and Q.

Таким образом, технический результат достигается не за счет математического аппарата, а за счет технических средств (блоков и элементов), упомянутых в процессе описания работы устройства, осуществляющего ускорение объективного выбора методики обучения работе с компьютером за счет сравнения качества результатов преподавания.Thus, the technical result is achieved not due to the mathematical apparatus, but due to the technical means (blocks and elements) mentioned in the process of describing the operation of the device, which accelerates the objective choice of teaching methods for working with a computer by comparing the quality of teaching results.

Промышленная применимость изобретения обосновывается тем, что оно может быть использовано в разных областях (отраслях) при расчетах, связанных с оценкой качества обучения работе с компьютером АРМ, для выбора лучшей методики преподавания (обучения).The industrial applicability of the invention is justified by the fact that it can be used in different areas (industries) in calculations related to the assessment of the quality of training in working with an AWS computer, to select the best teaching (training) methodology.

Claims

A device for assessing the quality of training operators when working with an automated workplace computer, containing input registers, multiplication blocks, division blocks, delay elements (DE), adders, an output register, an indication unit, a clock generator and a pulse distributor (RI), characterized in that contains the first, second and third groups of input registers, an input register, a group of multiplication blocks, a group of division blocks, a group of delay elements (DE), a group of adders, the first division block, the first output register, the first indication block, a clock generator and a pulse distributor ( RI), the clock input of which is connected to the output of the clock generator, the first output of the pulse distributor - with the write inputs of the first, second and third groups of input registers and the input register, the second output - with the read inputs of the second and third groups of input registers, the third output - with readout inputs of the first group of input registers, the fourth output - with the readout input of the input register tra, the fifth and sixth outputs - with the inputs, respectively, of writing and reading the first output register, the output of each element of the first group of input registers is connected to the first input of each element of the group of multiplication blocks, consisting of n elements, the outputs of each element of the second and third groups of input registers are connected to the inputs of the dividend and divisor, respectively, of each element of the group of division blocks, consisting of n elements, the output of each of which is connected to the second input of each element of the group of multiplication blocks, the outputs of the first and second elements of which are connected, respectively, to the first and second inputs of the first element of the group of adders, consisting of (n-1) elements, and the outputs of the remaining elements of the multiplication block group, starting from the third, are connected to the inputs of the corresponding elements of the EZ group, consisting of (n-2) elements, the outputs of each of which are connected to the first inputs of the corresponding elements of the adder group, starting from the second element, the outputs of each which, including the first element, and except for the last element, are connected to the second inputs of the subsequent elements of the adder group, and the output of the last element of the (n-1)-th adder is connected to the input of the divisible division block, the divider input of which is connected to the output of the input register, the output of the first the input register is connected to the input of the first display block, characterized in that it additionally contains the first, second and third groups of OR elements, an OR element, a switch, delay elements, a second output register, a second dividing block, a second and third display blocks, information inputs of the first a group of OR elements, consisting of n elements, is the input for setting the initial information, the first inputs of which receive the values S _Ti , characterizing the weight coefficients of the i-th verification test at the stage of theoretical training, and the second inputs - the values S _i , characterizing the weight coefficients i -th verification test at two stages of training, information inputs of the second group of elements OR gates, consisting of n elements, are the input for setting the initial information, the first inputs of which receive the values C _Ti , characterizing the number of successful trials in the i-th verification test at the stage of theoretical training, and the second inputs - the values C _i , characterizing the number of successful tests in the i-th verification test at two stages of training, the information inputs of the third group of OR elements, consisting of n elements, are the input for setting the initial information, the first inputs of which receive the values m _Ti , characterizing the total number of trials in the i-th verification test on stage of theoretical training, and to the second inputs - values m _i , characterizing the total number of trials in the i-th verification test at two stages of training, the information inputs of the OR element are inputs for setting the initial information, the first input of which receives the value T _T , characterizing the duration of the theoretical stage of training, and on the second input the value T, which characterizes the total duration the learning process, the outputs of each element of the first, second and third groups of OR elements are connected to the information inputs of the corresponding elements of the first, second and third groups of input registers, each of which consists of n elements, the output of the OR element is connected to the information input of the input register, the output of the first the division block is connected to the information output of the switch, the first and second outputs of which are connected to the information inputs of the first and second output registers, respectively, and the control input is connected to the output of the EZ, the input of which is connected to the fifth output of the RI, the output of the second output register is connected to the input of the second display unit and to the input of the divider of the second division block, the dividend input of which is connected to the output of the first output register, to the output - to the input of the third display unit, the write and read inputs of the second output register are connected to the fifth and sixth outputs of the RI, respectively.