RU2707420C1 - Four-channel digital relay with reconstructive diagnostics function - Google Patents

Four-channel digital relay with reconstructive diagnostics function Download PDF

Info

Publication number
RU2707420C1
RU2707420C1 RU2018146237A RU2018146237A RU2707420C1 RU 2707420 C1 RU2707420 C1 RU 2707420C1 RU 2018146237 A RU2018146237 A RU 2018146237A RU 2018146237 A RU2018146237 A RU 2018146237A RU 2707420 C1 RU2707420 C1 RU 2707420C1
Authority
RU
Russia
Prior art keywords
input
output
logical element
logical
decoder
Prior art date
Application number
RU2018146237A
Other languages
Russian (ru)
Inventor
Валерий Геннадьевич Сугаков
Олег Станиславович Хватов
Юрий Сергеевич Малышев
Илья Игоревич Ягжов
Лаврентий Владиславович Зобов
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ)
Priority to RU2018146237A priority Critical patent/RU2707420C1/en
Application granted granted Critical
Publication of RU2707420C1 publication Critical patent/RU2707420C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H47/00—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current
    • H01H47/02—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for modifying the operation of the relay
    • H01H47/20—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for modifying the operation of the relay for producing frequency-selective operation of the relay

Landscapes

  • Arrangements For Transmission Of Measured Signals (AREA)

Abstract

FIELD: control systems.SUBSTANCE: invention relates to automation means and can be used, in particular, in the driven by the internal combustion engine electric generating sets control systems. Technical effect is achieved due to the fact that the reliability of the output information is increased by introducing the diagnostics functions of the measuring part and the relay settings channels in single and binary failures and correction of information in case of failures in four channels.EFFECT: broader functional capabilities.1 cl, 2 dwg

Description

Изобретение относится к средствам автоматизации и может быть использовано в частности в системах управления электроагрегатов генераторных с приводом от двигателя внутреннего сгорания.The invention relates to automation and can be used in particular in control systems of generating sets driven by an internal combustion engine.

Известны аналоговые реле различного типа, содержащие измерительный преобразователь и выходной каскад, использующие различные способы измерения контролируемой физической величины /1, 2/.Known analog relays of various types containing a measuring transducer and an output stage using various methods of measuring a controlled physical quantity / 1, 2 /.

Их недостатками являются ограниченные функциональные возможности в частности достоверность выходной информации и точность настройки.Their disadvantages are limited functionality, in particular the reliability of the output information and the accuracy of the settings.

Известен цифровой измеритель скорости вращения содержащий импульсный датчик, генератор эталонной частоты, счетчик импульсов, элемент задержки и электронные ключи /3/. Он обеспечивает удовлетворительную точность.Known digital speed meter containing a pulse sensor, a reference frequency generator, pulse counter, delay element and electronic keys / 3 /. It provides satisfactory accuracy.

Его недостатком являются невысокие функциональные возможности, заключающиеся в наличии лишь одного выходного канала и невысокая достоверность выходной информации.Its disadvantage is the low functionality, consisting in the presence of only one output channel and the low reliability of the output information.

Известно реле частоты вращения (РЧВ) с трехканальным выходом по числу уставок, содержащее формирователь коротких импульсов, преобразователь частоты в постоянное напряжение, три пороговых устройства с задатчиками уставок, шесть индикаторов состояния и выходное устройство с тремя каскадами /4/. Наличие трех выходных каналов расширяет возможности РЧВ.Known speed relay (RFB) with a three-channel output according to the number of settings, containing a shaper of short pulses, a frequency to DC converter, three threshold devices with setpoint adjusters, six status indicators and an output device with three stages / 4 /. The presence of three output channels expands the capabilities of the RF.

Однако возможные сбои в измерительной части и в выходных каналах при отсутствии самодиагностики отражаются на достоверности выходной информации РЧВ и могут привести к сбою в работе системы управления.However, possible malfunctions in the measuring part and in the output channels in the absence of self-diagnostics affect the reliability of the RFC output information and can lead to a malfunction of the control system.

Наиболее близким к изобретению по технической сущности является цифровое четырехканальное реле с функцией реконструктивной диагностики, содержащее четыре приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и вторым входом седьмого логического элемента ИЛИ, третий вход - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, второй вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И /5/.Closest to the invention in technical essence is a four-channel digital relay with reconstructive diagnostic function, containing four receiving relays, from the first to eighth short pulse shapers, a decoder, the first and second memory registers, a memory block, a delay element, the first to tenth logical elements OR , from the first to the sixth logical elements AND, from the first to the eighth logical elements NOT, the output of the first of which is connected to the second input of the first logical element And, and the output of the second the first element is NOT connected to the second input of the second logical element AND, from the first to the fourth status indicators, and the output of the second logical element OR is connected to the input of the first status indicator, the output of the fourth logical element OR is connected to the input of the second status indicator, and the fourth state indicator is connected to the input , the output of the tenth logical element OR is connected, the first input of which is connected to the eighth output of the decoder and the third input of the first logical element OR, the second input to the ninth output of the decoder and the second input of the seventh OR gate, the third input with the output of the second AND gate, the fourth input of the fourth OR gate and the fifth input of the first OR gate, the fourth input with the output of the sixth AND gate, the sixth input of the first OR gate and the fourth input of the ninth OR gate, the output of which is connected to the input of the third status indicator, and the third input is connected to the output of the fourth AND gate, the third input of the second OR gate, and the fifth by the fifth OR gate, the output of which is connected to the input of the fourth address of the memory block, and the first input to the fifteenth output of the decoder, the second input to the eleventh output of the decoder and the second input of the ninth logical OR, the third input to the thirteenth output of the decoder and the second input the fourth logical element OR, the fourth input to the fourteenth output of the decoder and the second input of the second logical element OR, the sixth input to the output of the fifth logical element And, the fifth input of the second logical about the OR element and the fifth input of the fourth logical element OR, the first input of which is connected to the second input of the eighth logical element OR and the fifth output of the decoder, the fourth output of which is connected to the second input of the first logical element OR and the first input of the ninth logical element OR, zero output of the decoder - with the first input of the first logical element OR, the first output with the first input of the seventh logical element OR, the second output with the first inputs of the first and third logical elements AND, the third output - with the first input of the third logical element OR, the sixth output - with the third input of the eighth logical element OR and the first input of the second logical element OR, the seventh output - with the first input of the eighth logical element OR, the output of which is connected to the input of the third address of the memory block, output bits which are the relay outputs, and the input of the zero address of the memory block is connected to the output of the first logical element OR, the input of the first address is the output of the seventh logical element OR, the input of the second address is the output of the third logic logical OR element, the second input of which is connected to the fourth input of the second logical element OR and the output of the third logical element AND, the second input of which is connected to the second input of the fourth logical element AND, the second input of the fifth logical element AND, the input of the first logical element NOT and the first discharge bit the second memory register, the second bit of the output of which is connected to the input of the second logical element NOT and the third input of the fifth logical element AND, the first input of which is connected with the twelfth output of the encoder and the first input of the sixth logical element AND, the second input of which is connected to the third input of the second logical element AND and the output of the seventh logical element NOT, and the third input - with the output of the eighth logical element NOT, the input of which is connected to the third input of the fourth logical element And and the third the output bit of the second memory register, the fourth output bit of which is connected to the input of the seventh logical element NOT, and the reset input of the second memory register is connected to the RESET bus and the reset input of the first register memory, the recording input of which is connected to the output of the delay element, the output bits - with the corresponding input bits of the second memory register, and the corresponding input bits - with the corresponding bits of the decoder input and the outputs of the corresponding receiving relays, in addition, the output of the first receiving relay is connected to the input of the first shaper pulses and the input of the third logical element NOT, the output of which is connected to the input of the second shaper of short pulses associated with the output with the first input of the sixth logical OR, the second input of which is connected to the output of the first short-pulse shaper, the third input - to the output of the fourth short-pulse shaper, whose input is connected to the output of the fourth logical element NOT, whose input is connected to the output of the second receiving relay and the input of the third short-pulse shaper, output which is connected to the fourth input of the sixth logical element OR, the fifth input of which is connected to the output of the sixth short pulse shaper, connected by the input to the output of the fifth logical NOT element, the input of which is connected to the output of the third receiving relay and the input of the fifth short-pulse driver, connected by the output to the sixth input of the sixth logical element OR, the seventh input of which is connected to the output of the eighth short pulse driver, connected by the input to the output of the sixth logical element NOT, input which is connected to the output of the fourth receiving relay and the input of the seventh short pulse generator, the output of which is connected to the eighth input of the sixth logical element OR, connected the output with the recording entry of the second memory register and the input of the delay element, in addition, the output of the first logical element AND is connected to the fourth input of the first logical element OR and the third input of the fourth logical element OR, and the tenth output of the decoder is connected to the first inputs of the second and fourth logical element AND /5/.

Это реле обеспечивает полную диагностику для случаев сбоя одного из приемных реле. Однако для одновременного сбоя двух приемных реле идентифицирует не все ситуации, что ограничивает функциональные возможности.This relay provides complete diagnostics for failure of one of the receiving relays. However, for the simultaneous failure of two receiving relays, not all situations are identified, which limits functionality.

Цель изобретения - расширение функциональных возможностей путем углубления диагностики бинарных сбоев.The purpose of the invention is the expansion of functionality by deepening the diagnosis of binary failures.

Цель изобретения достигается тем, что четырехканальное цифровое реле с функцией реконструктивной диагностики, содержащее четыре приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемента НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния, подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и вторым входом седьмого логического элемента ИЛИ, третий вход - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, второй вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И, снабжено седьмым, восьмым, девятым и десятым логическим элементом И, третий вход которого связан с четвертым разрядом выхода второго регистра памяти, второй вход - с выходом первого логического элемента НЕ и вторыми входами седьмого и девятого логических элементов И, первый вход - с десятым выходом дешифратора, а выход - с четвертым входом третьего логического элемента ИЛИ, восьмым входом второго логического элемента ИЛИ и шестым входом десятого логического элемента ИЛИ, пятый вход которого соединен с шестым входом второго логического элемента ИЛИ, седьмым входом первого логического элемента ИЛИ и выходом седьмого логического элемента И, третий вход которого подключен к выходу седьмого логического элемента НЕ, а первый вход - к девятому выходу дешифратора и первым входам восьмого и девятого логического элемента И, выход которого соединен с третьим входом третьего логического элемента ИЛИ, седьмым входом второго логического элемента ИЛИ и шестым входом девятого логического элемента ИЛИ, пятый вход которого связан с шестым входом четвертого логического элемента ИЛИ, седьмым входом пятого логического элемента ИЛИ и выходу восьмого логического элемента И, второй вход которого подключен к второму разряду выхода второго регистра памяти, а третий вход - к третьему разряду выхода второго регистра памяти и к третьему входу девятого логического элемента И.Седьмой логический элемент И обеспечивает контроль факта одновременного сбоя первого и четвертого приемного реле. Восьмой логический элемент И фиксирует одновременный сбой второго и третьего приемного реле. Девятый логический элемент И выявляет одновременный сбой первого и третьего приемного реле. Десятый логический элемент И устанавливает факт одновременного сбоя приемного реле.The purpose of the invention is achieved in that a four-channel digital relay with reconstructive diagnostic function, containing four receiving relays, from the first to eighth short pulse shapers, a decoder, first and second memory registers, a memory unit, a delay element, from the first to tenth logical elements OR, s the first through sixth gates AND, from the first through the eighth logical gates are NOT, the output of the first of which is connected to the second input of the first logical gate And, and the output of the second logical gate is NOT connected to the second input of the second logical element AND, from the first to the fourth status indicators, and the output of the second logical element OR is connected to the input of the first status indicator, the output of the fourth logical element OR is connected to the input of the second status indicator, and the output of the tenth logical is connected to the input of the fourth status indicator OR element, the first input of which is connected with the eighth output of the decoder and the third input of the first logical element OR, the second input - with the ninth output of the decoder and the second input of the seventh loop logical OR element, the third input - with the output of the second AND gate, the fourth input of the fourth OR element and the fifth input of the first OR gate, the fourth input - with the output of the sixth AND gate, the sixth input of the first OR gate and the fourth input of the ninth OR gate whose output is connected to the input of the third status indicator, and the third input is connected to the output of the fourth logical element AND, the third input of the second logical element OR and the fifth input of the fifth logical OR element, the output of which is connected to the input of the fourth address of the memory block, and the first input to the fifteenth output of the decoder, the second input to the eleventh output of the decoder and the second input of the ninth logical element OR, the third input to the thirteenth output of the decoder and the second input of the fourth logical element OR, the fourth input - to the fourteenth output of the decoder and the second input of the second logical element OR, the sixth input - to the output of the fifth logical element AND, the fifth input of the second logical element OR and the fifth input ode of the fourth OR gate, the first input of which is connected to the second input of the eighth OR gate and the fifth output of the decoder, the fourth output of which is connected to the second input of the first OR gate and the first input of the ninth OR gate, the zero output of the decoder - with the first input of the first logical OR element, the first output - with the first input of the seventh logical element OR, the second output - with the first inputs of the first and third logical elements AND, the third output - with the first input of the third logical OR element, the sixth output - with the third input of the eighth logical element OR and the first input of the second logical element OR, the seventh output - with the first input of the eighth logical element OR, the output of which is connected to the input of the third address of the memory block, the output bits of which are relay outputs, and the input of the zero address of the memory block is connected to the output of the first logical element OR, the input of the first address is the output of the seventh logical element OR, the input of the second address is the output of the third logical element OR, w the second input of which is connected with the fourth input of the second logical element OR and the output of the third logical element AND, the second input of which is connected with the second input of the fourth logical element And, the second input of the fifth logical element AND, the input of the first logical element NOT and the first bit of the output of the second memory register, the second bit of the output of which is connected to the input of the second logical element NOT and the third input of the fifth logical element AND, the first input of which is connected with the twelfth output of the decoder and the first input the sixth logical element AND, the second input of which is connected to the third input of the second logical element AND and the output of the seventh logical element NOT, and the third input - with the output of the eighth logical element NOT, the input of which is connected to the third input of the fourth logical element AND and the third bit of the output of the second register memory, the fourth bit of the output of which is connected to the input of the seventh logic element NOT, and the reset input of the second memory register is connected to the RESET bus and the reset input of the first memory register, the recording input of which connected to the output of the delay element, the output bits - with the corresponding input bits of the second memory register, and the corresponding input bits - with the corresponding bits of the decoder input and the outputs of the corresponding receiving relays, in addition, the output of the first receiving relay is connected to the input of the first short pulse shaper and the input of the third logical element NOT, the output of which is connected to the input of the second shaper of short pulses, connected by the output to the first input of the sixth logical element OR, the second input to The second input is connected to the output of the first short-pulse shaper, the third input is to the output of the fourth short-pulse shaper, the input of which is connected to the output of the fourth logical element NOT, the input of which is connected to the output of the second receiving relay and the input of the third short-pulse shaper, the output of which is connected to the fourth input the sixth logical element OR, the fifth input of which is connected to the output of the sixth short pulse shaper, connected by the input to the output of the fifth logical element NOT, the input to The second one is connected with the output of the third receiving relay and the input of the fifth short-pulse driver, connected by the output to the sixth input of the sixth logical element OR, the seventh input of which is connected to the output of the eighth short-pulse driver, connected by the input to the output of the sixth logical element NOT, whose input is connected to the output of the fourth the receiving relay and the input of the seventh short-pulse generator, the output of which is connected to the eighth input of the sixth logical element OR, connected by the output to the recording input and the second memory register and the input of the delay element, in addition, the output of the first logical element AND is connected to the fourth input of the first logical element OR and the third input of the fourth logical element OR, and the tenth output of the decoder is connected to the first inputs of the second and fourth logical element AND, equipped with a seventh, the eighth, ninth and tenth logical element AND, the third input of which is connected with the fourth bit of the output of the second memory register, the second input is with the output of the first logical element NOT and the second inputs of the seventh and ninth logical elements AND, the first input with the tenth output of the decoder, and the output with the fourth input of the third logical OR, the eighth input of the second logical OR, and the sixth input of the tenth logical OR, the fifth input of which is connected to the sixth input of the second logical element OR, the seventh input of the first logical element OR and the output of the seventh logical element AND, the third input of which is connected to the output of the seventh logical element NOT, and the first input to the ninth output of the decoder and the first inputs of the eighth and ninth logical elements AND, the output of which is connected to the third input of the third logical element OR, the seventh input of the second logical element OR and the sixth input of the ninth logical element OR, the fifth input of which is connected to the sixth input of the fourth logical element OR, the seventh input of the fifth logical element OR element and the output of the eighth logical element AND, the second input of which is connected to the second bit of the output of the second memory register, and the third input to the third bit of the output of the second register memory and to the third input of the ninth NAND gate I.Sedmoy AND gate provides the control fact simultaneous failure of the first and fourth receiving relay. The eighth logical element AND captures the simultaneous failure of the second and third receiving relay. The ninth logical element And detects the simultaneous failure of the first and third receiving relay. The tenth logical element AND establishes the fact of a simultaneous failure of the receiving relay.

На фиг. 1 представлена схема четырехканального цифрового реле с функцией реконструктивной диагностики, на фиг. 2 - эпюры сигналов на элементах устройства.In FIG. 1 is a diagram of a four-channel digital relay with reconstructive diagnostic function, FIG. 2 - diagrams of signals on the elements of the device.

Реле (фиг. 1) включает первый 1, второй 2, третий 3 и четвертый 4 приемные датчики соответствующих уставок, дешифратор 5, первый 6, второй 7, третий 8, четвертый 9, пятый 10, шестой 11, седьмой 12, восьмой 13, девятый 14 и десятый 15 логические элементы ИЛИ, первый 16, второй 17, третий 18, четвертый 19, пятый 20 и шестой 21 логические элементы И, первый 22, второй 23, третий 24, четвертый 25, пятый 26, шестой 27, седьмой 28 и восьмой 29 логические элементы НЕ, элемент задержки 30, первый 31, второй 32, третий 33, четвертый 34, пятый 35, шестой 36, седьмой 37 и восьмой 38 формирователи коротких импульсов, первый 39 и второй 40 регистры памяти, блок памяти 41, первый 42, второй 43, третий 44 и четвертый 45 индикаторы сбоя соответствующих каналов, шину СБРОС 46, седьмой 47, восьмой 48, девятый 49 и десятый 50 логические элементы И.The relay (Fig. 1) includes the first 1, second 2, third 3 and fourth 4 receiving sensors of the respective settings, decoder 5, first 6, second 7, third 8, fourth 9, fifth 10, sixth 11, seventh 12, eighth 13, ninth 14 and tenth 15 logic gates OR, first 16, second 17, third 18, fourth 19, fifth 20 and sixth 21 logic gates And, first 22, second 23, third 24, fourth 25, fifth 26, sixth 27, seventh 28 and eighth 29 logic elements are NOT, delay element 30, first 31, second 32, third 33, fourth 34, fifth 35, sixth 36, seventh 37 and eighth 38 shapers short pulses, the first 39 and second 40 memory registers, memory block 41, first 42, second 43, third 44 and fourth 45 indicators of the failure of the corresponding channels, bus RESET 46, seventh 47, eighth 48, ninth 49 and tenth 50 logic elements I.

Реле работает следующим образом. Датчики 1…4 настроены на параметры срабатывания соответственно U1, U2, U3 и U4, причем U4>U3>U2>U1 (фиг. 2). По мере возрастания контролируемой величины u(t) в момент времени t1 (фиг. 2) срабатывает датчик 1 и на его выходе появляется сигнал X1. На входе дешифратора 5 устанавливается код

Figure 00000001
На первом выходе дешифратора 5 появляется сигнал, который через элемент ИЛИ 12 поступает на вход первого адреса блока памяти 41, по которому записан код 00012. В результате появляется сигнал u(t)>U1 на первом выходе блока памяти 41 (код КСАУ=00012), который поступает в систему автоматического управления (САУ).The relay operates as follows. Sensors 1 ... 4 are configured for operation parameters U 1 , U 2 , U 3 and U 4 , respectively, with U 4 > U 3 > U 2 > U 1 (Fig. 2). As the controlled quantity u (t) increases at time t 1 (Fig. 2), sensor 1 is activated and signal X1 appears at its output. The code is set at the input of the decoder 5
Figure 00000001
At the first output of the decoder 5, a signal appears, which, through the OR element 12, is fed to the input of the first address of the memory block 41, by which the code 0001 2 is recorded. As a result, a signal u (t)> U 1 appears at the first output of the memory unit 41 (code K ACS = 0001 2 ), which enters the automatic control system (ACS).

В момент времени t2 (фиг. 2) срабатывает датчик 2 и на его выходе появляется сигнал Х2. На входе дешифратора 5 устанавливается код

Figure 00000002
и появляется сигнал на третьем его выходе, который через элемент ИЛИ 8 подается на вход второго адреса блока памяти 41, по которому записан код 00112. При этом в САУ с выхода блока памяти 41 поступают два сигнала u(t)>U1 и u(t)>U2 (код КСАУ=00112).At time t 2 (Fig. 2), sensor 2 is activated and signal X2 appears at its output. The code is set at the input of the decoder 5
Figure 00000002
and a signal appears on its third output, which, through the OR element 8, is supplied to the input of the second address of the memory unit 41, by which the code 0011 2 is recorded. In this case, the ACS from the output of the memory unit 41 receives two signals u (t)> U 1 and u (t)> U 2 (code K ACS = 0011 2 ).

В момент времени t3 (фиг. 2) появляется сигнал Х3 на его выходе датчика 3. На вход дешифратора 5 подается код

Figure 00000003
. На седьмом выходе дешифратора 5 появляется сигнал, поступающий через элемент ИЛИ 13 подается на вход третьего адреса блока памяти 41, по которому записан код 01112. При этом в САУ с выхода блока памяти 41 поступают три сигнала u(t)>U1, u(t)>U2 и u(t)>U3 (код КСАУ=01112).At time t 3 (Fig. 2), a signal X3 appears at its output from sensor 3. A code is supplied to the input of decoder 5
Figure 00000003
. At the seventh output of the decoder 5, a signal appears, coming through the OR element 13 is fed to the input of the third address of the memory block 41, on which the code 0111 2 is recorded. In this case, the ACS from the output of the memory unit 41 receives three signals u (t)> U 1 , u (t)> U 2 and u (t)> U 3 (code K ACS = 0111 2 ).

При дальнейшем возрастании контролируемой величины u(t) в момент времени t4 (фиг. 2) срабатывает датчик 4 и на его выходе появляется сигнал Х4. На входе дешифратора 5 формируется код

Figure 00000004
. Появляется сигнал на пятнадцатом выходе дешифратора 5, который через элемент ИЛИ 10 проходит на вход четвертого адреса блока памяти 41, по которому записан код 11112. С выхода блока памяти 41 в САУ поступают четыре сигнала u(t)>U1, u(t)>U2, u(t)>U3 и u(t)>U4 (код КСАУ=11112).With a further increase in the controlled quantity u (t) at time t 4 (Fig. 2), sensor 4 is activated and signal X4 appears at its output. At the input of the decoder 5, a code is generated
Figure 00000004
. A signal appears at the fifteenth output of the decoder 5, which passes through the OR element 10 to the input of the fourth address of the memory unit 41, on which the code 1111 2 is recorded. Four signals u (t)> U 1 , u (t)> U 2 , u (t)> U 3 and u (t)> U 4 (code K ACS = 1111 2 ) are received from the output of the memory unit 41 in the ACS.

При уменьшении контролируемой величины u(t) в момент времени t5 (фиг. 2) исчезает сигнал Х4 на выходе датчик 4 и на входе дешифратора 5 устанавливается код

Figure 00000005
. В САУ с выхода блока памяти 41 подаются три сигнала u(t)>U1, u(t)>U2 и u(t)>U3 (код КСАУ=01112).With a decrease in the controlled quantity u (t) at time t 5 (Fig. 2), the signal X4 at the output of sensor 4 disappears and a code is set at the input of decoder 5
Figure 00000005
. Three signals u (t)> U 1 , u (t)> U 2 and u (t)> U 3 (code K ACS = 0111 2 ) are sent to the ACS from the output of the memory unit 41.

В момент времени t6 (фиг. 2) исчезает сигнал Х3 на выходе датчик 3 и устанавливается код

Figure 00000006
на входе дешифратора 5. При этом с выхода блока памяти 41 подаются в САУ два сигнала u(t)>U1 и u(t)>U2 (код КСАУ=00112).At time t 6 (Fig. 2), the signal X3 at the output of sensor 3 disappears and a code is set
Figure 00000006
at the input of the decoder 5. In this case, two signals u (t)> U 1 and u (t)> U 2 (code K ACS = 0011 2 ) are supplied to the ACS from the output of the memory unit 41.

Последующее уменьшение контролируемой величины u(t) приводит к исчезновению сигнала Х2 на выходе датчика 2 в момент времени t7 (фиг. 2) и установки кода

Figure 00000007
на входе дешифратора 5. В САУ с выхода блока памяти 41 подается один сигнал u(t)>U1 (код КСАУ=00012).A subsequent decrease in the controlled value u (t) leads to the disappearance of the signal X2 at the output of the sensor 2 at the time t 7 (Fig. 2) and setting the code
Figure 00000007
at the input of the decoder 5. The ACS from the output of the memory unit 41 is fed one signal u (t)> U 1 (code K ACS = 0001 2 ).

В момент времени t8 (фиг. 2) исчезает сигнал X1 на выходе датчика 1 и устанавливается код

Figure 00000008
на входе дешифратора 5. С нулевого выхода дешифратора 5 через элемент ИЛИ 6 подается сигнал на вход нулевого адреса блока памяти 41, по которому записан код 00002. При этом с выхода блока памяти 41 сигналы в САУ не подаются (код КСАУ=00002).At time t 8 (Fig. 2), the signal X1 at the output of sensor 1 disappears and a code is set
Figure 00000008
at the input of the decoder 5. From the zero output of the decoder 5 through the OR element 6, a signal is sent to the input of the zero address of the memory unit 41, which is written code 0000 2 . In this case, from the output of the memory unit 41, signals are not supplied to the self-propelled guns (code K self-propelled guns = 0000 2 ).

Таким образом при монотонном возрастании контролируемой величины u(t) наблюдается следующая последовательность появления кодов

Figure 00000009
на входе дешифратора 5 и выходе блока 41 памяти: 00002, 00012, 00112, 01112, 11112, а при монотонном убывании - 11112, 01112, 00112, 00012, 00002. Эта естественная последовательность кодов указывает на исправность каналов уставок. При этом код КСАУ на выходе блока 41 памяти совпадает с входным кодом
Figure 00000009
дешифратора 5 и поступает в САУ без коррекции.Thus, with a monotonic increase in the controlled quantity u (t), the following sequence of codes appears
Figure 00000009
at the input of the decoder 5 and the output of the memory unit 41: 0000 2 , 0001 2 , 0011 2 , 0111 2 , 1111 2 , and with a monotonous decrease - 1111 2 , 0111 2 , 0011 2 , 0001 2 , 0000 2 . This natural sequence of codes indicates the health of the setpoint channels. In this case, the code K ACS at the output of the memory unit 41 coincides with the input code
Figure 00000009
decoder 5 and enters the self-propelled guns without correction.

При возникновении неисправности в каналах уставок на входе дешифратора 5 могут появиться сбойные коды

Figure 00000010
: 00102, 01002, 01012, 01102, 10002, 10012, 10102, 10112, 11002, 11012 и 11102, которые требуют коррекции перед передачей в САУ. Выявление неисправного канала осуществляется путем сравнения текущего и предыдущего кодов на входе дешифратора 5, после чего с выходе блока 41 памяти выдается в САУ откорректированный код КСАУ.If a malfunction occurs in the setting channels at the input of the decoder 5, error codes may appear
Figure 00000010
: 0010 2 , 0100 2 , 0101 2 , 0110 2 , 1000 2 , 1001 2 , 1010 2 , 1011 2 , 1100 2 , 1101 2 and 1110 2 , which require correction before transmission to the self-propelled guns. Identification of the faulty channel is carried out by comparing the current and previous codes at the input of the decoder 5, after which the corrected code K of the ACS is issued to the ACS with the output of the memory unit 41.

С появлением сигналов X1…Х4 на выходе любого датчика 1…4 по фронту сигналов формирователи 31, 33, 35 и 37 вырабатывают импульсы, которые поступают через элемент ИЛИ 11 и элемент задержки 30 на вход записи регистра памяти 39, в который записывается текущий входной код

Figure 00000011
дешифратора 5. При очередном изменении кода
Figure 00000011
импульсом с выхода элемента ИЛИ 11 производится перезапись предыдущего кода из регистра памяти 39 в регистр памяти 40. В регистр 39 с задержкой, обеспеченной элементом 30, осуществляется запись очередного текущего кода. Когда исчезают сигналы на выходе датчиков 1…4, перезапись кодов в регистры 39 и 40 производится импульсами, сформированными по задним фронтам сигналов X1…Х4 формирователями 32, 34, 36 и 38, на которые поступают сигналы с выходов элементов НЕ 22, 23, 24 и 25 соответственно. В результате в любой момент времени и при любом характере изменения контролируемой величины в регистр памяти 39 оказывается записан текущий код, а в регистр 40 - предыдущий код
Figure 00000012
с входа дешифратора 5.With the advent of the signals X1 ... X4 at the output of any sensor 1 ... 4 along the signal front, the drivers 31, 33, 35 and 37 generate pulses that enter through the OR element 11 and the delay element 30 to the input of the memory register 39, into which the current input code is written
Figure 00000011
decoder 5. The next time you change the code
Figure 00000011
the pulse from the output of the element OR 11 overwrites the previous code from the memory register 39 to the memory register 40. In the register 39 with the delay provided by the element 30, the next current code is recorded. When the signals at the output of sensors 1 ... 4 disappear, the codes are rewritten into registers 39 and 40 by pulses generated along the trailing edges of the X1 ... X4 signals by the drivers 32, 34, 36 and 38, to which the signals from the outputs of the elements NOT 22, 23, 24 and 25, respectively. As a result, at any time and for any nature of the change in the controlled value, the current code appears in the memory register 39, and the previous code is written in the register 40
Figure 00000012
from the input of the decoder 5.

Коррекция сбойных кодов осуществляется следующим образом. Код

Figure 00000013
на входе дешифратора 5 может появиться при сбое датчика 1 или 2. При этом появляется сигнал на втором выходе дешифратора 5, который поступает на первые входы логических элементов И 16 и 18. Если до момента изменения кода на выходе датчика 1 присутствовал сигнал, т.е. в предыдущем коде присутствует единица в первом разряде, сигнал с первого выхода регистра 40 поступает на второй вход элемента И 18. Появляется сигнал на выходе элемента И 18, который через элемент ИЛИ 12 поступает на вход индикатора 42, указывающего на сбой в канале первой уставки. Одновременно сигнал с выхода элемента И 18 поступает на вход второго адреса блока памяти 41 и на его выходах появится скорректированный код 00112. Если до момента изменения кода на выходе датчика 1 сигнал отсутствовал, то на второй вход элемента И 16 поступает сигнал с выхода логического элемента НЕ 22. Появляется сигнал на выходе элемента И16, который через элемент ИЛИ 9 подается на индикатор 43, указывающий на сбой канала второй уставки. Через элемент ИЛИ 6 сигнал с выхода элемента И16 поступает на вход нулевого адреса блока памяти 41, на выходе которого появится скорректированный код КСАУ=00002.Correction of failed codes is as follows. The code
Figure 00000013
at the input of decoder 5, it may appear when sensor 1 or 2 fails. In this case, a signal appears at the second output of decoder 5, which is fed to the first inputs of logic elements I 16 and 18. If a signal was present at the output of sensor 1 until the code changes, i.e. . in the previous code, there is one in the first category, the signal from the first output of the register 40 goes to the second input of the And 18. element. There is a signal at the output of the And 18 element, which through the OR element 12 goes to the input of the indicator 42, indicating a failure in the channel of the first setting. At the same time, the signal from the output of the And 18 element is fed to the input of the second address of the memory unit 41 and the corrected code 0011 2 will appear at its outputs. If there was no signal at the output of sensor 1 before the code was changed, then the signal from the output of logical element NOT 22 is received at the second input of the AND 16 element. There is a signal at the output of the And 16 element, which through the OR 9 element is supplied to the indicator 43, indicating the failure of the second channel set points. Through the OR element 6, the signal from the output of the And16 element is fed to the input of the zero address of the memory unit 41, the output of which will display the corrected code K ACS = 0000 2 .

Код

Figure 00000014
появляется в случае неисправности канала третий уставки. При этом появляется сигнал на четвертом выходе дешифратора 5, который через элемент ИЛИ 14 проходит на вход индикатора 44, указывающий на сбой канала третий уставки. В то же время через элемент 6 поступает сигнал на вход нулевого адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=00002.The code
Figure 00000014
appears in the event of a channel fault the third setting. In this case, a signal appears on the fourth output of the decoder 5, which passes through the OR element 14 to the input of the indicator 44, indicating a channel failure of the third setting. At the same time, through element 6, a signal is input to the input of the zero address of the memory unit 41, the output of which appears the corrected code K ACS = 0000 2 .

Код

Figure 00000015
возникает при неисправности канала второй уставки. В этой ситуации появляется сигнал на пятом выходе дешифратора 5, который через элемент ИЛИ 9 подается на вход индикатора 43, диагностирующего сбой канала второй уставки. Одновременно через элемент ИЛИ 13 проходит сигнал на вход третьего адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=01112.The code
Figure 00000015
occurs when the channel of the second setting is faulty. In this situation, a signal appears on the fifth output of the decoder 5, which, through the OR element 9, is fed to the input of the indicator 43, diagnosing a channel failure of the second setting. At the same time, a signal passes through the OR element 13 to the input of the third address of the memory unit 41, at the output of which the corrected code K ACS = 0111 2 appears.

Код

Figure 00000016
вызван неисправностью канала первой уставки. В этом случае появляется сигнал на шестом выходе дешифратора 5, поступающий через элемент ИЛИ 7 на вход индикатора 42, указывающий на сбой канала первой уставки. Сигнал с шестого выхода дешифратора 5 также через элемент ИЛИ 13 проходит на вход третьего адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=01112.The code
Figure 00000016
caused by a malfunction of the first setpoint channel. In this case, a signal appears on the sixth output of the decoder 5, coming through the OR element 7 to the input of the indicator 42, indicating a failure of the channel of the first setting. The signal from the sixth output of the decoder 5 also passes through the OR 13 element to the input of the third address of the memory unit 41, the output of which appears the corrected code K ACS = 0111 2 .

Код

Figure 00000017
наблюдается при сбое канала четвертой уставки. При этом появляется сигнал на восьмом выходе дешифратора 5. Этот сигнал через элемент ИЛИ 15 поступает на вход индикатора 45, указывающего на сбой канала четвертой уставки, а через элемент ИЛИ 6 - на вход нулевого адреса блока памяти 41. На его выход подается скорректированный код КСАУ=00002.The code
Figure 00000017
observed when the channel of the fourth setting fails. In this case, a signal appears on the eighth output of the decoder 5. This signal through the OR element 15 is fed to the input of the indicator 45, indicating a failure of the fourth setpoint channel, and through the OR element 6, to the input of the zero address of the memory unit 41. The corrected code K is supplied to its output Self-propelled guns = 0000 2 .

Код

Figure 00000018
может появится в случае одинарного сбоя канала четвертой уставки или бинарных сбоев: первого и четвертого канала; второго и третьего канала; первого и третьего канала. Во всех случаях появляется сигнал на девятом выходе дешифратора 5.The code
Figure 00000018
may appear in the event of a single channel failure of the fourth setting or binary failures: the first and fourth channel; second and third channel; the first and third channel. In all cases, a signal appears on the ninth output of the decoder 5.

При сбое канала четвертой уставки с выхода дешифратора 5 через элемент ИЛИ 15 сигнал проходит на вход индикатора 45, указывающего на сбой четвертого канала. Одновременно через элемент ИЛИ 12 сигнал поступает на вход первого адреса блока памяти 41, и на его выходе появляется скорректированный код КСАУ=00012.If the channel of the fourth setpoint fails from the output of the decoder 5 through the OR element 15, the signal passes to the input of the indicator 45, indicating the failure of the fourth channel. At the same time, through the OR element 12, the signal is fed to the input of the first address of the memory unit 41, and the corrected code K ACS = 0001 2 appears at its output.

При сбое каналов первой и четвертой уставки сигнал с выхода дешифратора 5 подготавливает по первому входу логический элемент И 47. На выходе второго регистра памяти 40, хранящим информацию о предыдущем состоянии каналов, присутствует нулевой код. Поэтому на выходе элемента НЕ 22 и элемента НЕ 28 появляются сигналы, которые открывают элемент И 47. Сигнал с выхода элемента И 47 через элемент ИЛИ 7 включает индикатор 42, а через элемент ИЛИ 15 включает индикатор 45, указывая на сбойные каналы. Одновременно сигнал с выхода элемента И 47 через элемент ИЛИ 6 поступает на вход нулевого адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=00002.If the channels of the first and fourth settings fail, the signal from the output of the decoder 5 prepares the AND gate 47 at the first input. At the output of the second memory register 40, which stores information about the previous state of the channels, a zero code is present. Therefore, at the output of the element NOT 22 and the element NOT 28, signals appear that open the AND element 47. The signal from the output of the AND element 47 through the OR element 7 turns on the indicator 42, and through the OR element 15 turns on the indicator 45, indicating the bad channels. At the same time, the signal from the output of the AND 47 element through the OR 6 element is fed to the input of the zero address of the memory unit 41, the output of which appears the corrected code K ACS = 0000 2 .

При сбое каналов второй и третий уставки на выходе второго регистра памяти 40 присутствует единичный код. Поэтому на второй и третий вход элемента И 48 поступают сигналы. Так как элемент И 48 подготовлен по первому входу сигналом с девятого выхода дешифратора 5, появляется сигнал на его выходе, который через элемент ИЛИ 9 включает индикатор 43, а через элемент ИЛИ 14 включает индикатор 44. Одновременно этот сигнал через элемент ИЛИ 10 поступает на вход четвертого адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=11112.When the channels of the second and third settings fail, the output of the second memory register 40 is a single code. Therefore, signals are supplied to the second and third input of the And 48 element. Since the And 48 element is prepared at the first input by the signal from the ninth output of the decoder 5, a signal appears on its output, which through the OR 9 element turns on the indicator 43, and through the OR 14 element turns on the indicator 44. At the same time, this signal through the OR 10 element goes to the input the fourth address of the memory block 41, the output of which appears the corrected code K ACS = 1111 2 .

При сбое каналов первой и третий уставки присутствует сигнал на третьем и четвертом разрядах выхода второго регистра памяти 40. На третий вход элемента И 49 поступает сигнал с третьего разряда выхода регистра памяти 40, на второй вход - с выхода элемента НЕ 22, а по первому входу элемент И 49 подготовлен сигналом с девятого выхода дешифратора 5. Сигнал с выхода элемента И 49 через элемент ИЛИ 7 включает индикатор 42, а через элемент ИЛИ 14 включает индикатор 44. Вместе с тем сигнал с выхода элемента И 49 через элемент ИЛИ 8 поступает на вход второго адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=00112.When the channels of the first and third settings fail, a signal is present at the third and fourth bits of the output of the second memory register 40. The signal from the third bit of the output of the memory register 40 is received at the third input of the And 49 element, from the output of the HE 22 element at the second input, and at the first input the AND 49 element is prepared by the signal from the ninth output of the decoder 5. The signal from the output of the And 49 element through the OR element 7 turns on the indicator 42, and through the OR 14 element turns on the indicator 44. However, the signal from the output of the And 49 element through the OR 8 element is input second address memory block 41, the output of which appears the corrected code K ACS = 0011 2 .

Появление на входе дешифратора 5 кода

Figure 00000019
может быть обусловлено бинарным сбоем первого и третьего канала, второго и четвертого канала или первого и четвертого канала. В всех случаях появляется сигнал на десятом выходе дешифратора 5, который подготавливает по первым входам логические элементы И 17, И 19 и И 50.Appearance of decoder 5 code at the input
Figure 00000019
may be due to a binary failure of the first and third channel, the second and fourth channel, or the first and fourth channel. In all cases, a signal appears on the tenth output of the decoder 5, which prepares the logical elements And 17, And 19 And And 50 at the first inputs.

Если до момента изменения кода на выходах первого 1 и третьего 3 датчика присутствовал сигнал, то с первого и третьего выхода регистра 40 поступают сигналы на второй и третий входы элемента И 19. Сигнал с его выхода через элемент ИЛИ 7 подается на индикатор 42, указывающий на сбой канала первой уставки, а через элемент ИЛИ 14 - на индикатор 44, указывающий на сбой канала третий уставки. Одновременно с выхода элемента И 19 через элемент ИЛИ 10 сигнал поступает на вход четвертого адреса блока памяти 41, на выходе которого появится скорректированный код КСАУ=1112.If there was a signal at the outputs of the first 1 and third 3 sensors before the code was changed, then signals from the first and third outputs of the register 40 receive signals to the second and third inputs of the And 19. element. The signal from its output through the OR element 7 is fed to the indicator 42, indicating channel failure of the first setting, and through the element OR 14 to the indicator 44, indicating a channel failure of the third setting. Simultaneously with the output of the AND 19 element through the OR 10 element, the signal is input to the fourth address of the memory unit 41, the output of which will be the corrected code K ACS = 111 2 .

Если до момента изменения кода на выходах второго 2 и четвертого 4 датчика сигнал отсутствовал, то сигналы низкого уровня со второго и четвертого входа регистра 40 инвертируются элементами НЕ 23 и 28, и на второй и третий входы элемента И 17 поступают сигналы открывающие его. Сигнал с выхода элемента И 17 через элемент ИЛИ 9 включает индикатор 43, показывающий на сбой канала второй уставки, а через элемент ИЛИ 15 - индикатор 45, показывающий на сбой канала четвертой уставки. В то же время сигнал с выхода элемента И 17 через элемент ИЛИ 6 проходит на вход нулевого адреса блока памяти 41, выдающий в САУ скорректированный код КСАУ=00002.If until the code change at the outputs of the second 2 and fourth 4 sensors there was no signal, then the low level signals from the second and fourth inputs of the register 40 are inverted by the elements NOT 23 and 28, and the signals opening it are received to the second and third inputs of the element And 17. The signal from the output of AND element 17 through the OR element 9 includes an indicator 43 indicating a channel failure of the second set point, and through an OR element 15, an indicator 45 indicating a channel failure of the fourth setting. At the same time, the signal from the output of the AND 17 element through the OR 6 element passes to the input of the zero address of the memory unit 41, which issues the corrected code K to the ACS = 0000 2 to the ACS .

Если до момента изменения кода на выходе первого 1 сигнал отсутствовал, а на выходе четвертого 4 датчика сигнал присутствовал, то на третий вход элемента И 50 поступает сигнал с четвертого разряда выхода блока памяти 40, а на его второй вход сигнал с выхода элемента НЕ 22. Поэтому появляется сигнал на выходе элемента И 50, который через элемент ИЛИ 7 включает индикатор 42, а через элемент ИЛИ 15 включает индикатор 45. Одновременно сигнал с выхода элемента И 50 через элемент ИЛИ 8 поступает на вход второго адреса блока памяти 41, выдающий в САУ скорректированный код КСАУ=00112.If there was no signal at the output of the first 1 before the code change, and the signal was present at the output of the fourth 4 sensors, then the signal from the fourth bit of the output of the memory block 40 is received at the third input of the And 50 element, and the signal from the output of the element NOT 22 is received at its second input. Therefore, a signal appears at the output of the AND 50 element, which turns on the indicator 42 through the OR element 7, and the 45 indicator turns on through the OR 15 element. At the same time, the signal from the output of the And 50 element through the OR 8 element is fed to the input of the second address of the memory unit 41, which issues to the ACS corrected code K ACS = 0011 2 .

Код

Figure 00000020
наблюдается при неисправности канала третий уставки. При этом появляется сигнал на одиннадцатом выходе дешифратора 5, который через элемент ИЛИ 14 поступает на вход индикатора 44, указывающего на сбой канала третий уставки. Одновременно через элемент ИЛИ 10 сигнал проходит на вход четвертого адреса блока памяти 41, на выходе которого появляется скорректированный код КСАУ=1112.The code
Figure 00000020
observed when the channel malfunction third setting. When this occurs, a signal appears on the eleventh output of the decoder 5, which through the element OR 14 is fed to the input of the indicator 44, indicating a channel failure of the third setting. At the same time, through the element OR 10, the signal passes to the input of the fourth address of the memory unit 41, the output of which appears the corrected code K ACS = 111 2 .

Код

Figure 00000021
может появиться при двойной неисправности каналов первой и второй уставки или при неисправности каналов третий и четвертой уставки. В этих случаях появляется сигнал на двенадцатом выходе дешифратора 5, поступающий на первые входы элементов И 20 и 21.The code
Figure 00000021
may appear when the channels of the first and second settings are double malfunctioned or when the channels of the third and fourth settings are malfunctioned. In these cases, a signal appears on the twelfth output of the decoder 5, arriving at the first inputs of the elements And 20 and 21.

Если до момента изменения кода на выходах первого 1 и второго 2 датчика присутствовал сигнал, то на второй и третий входы элемента И 20 поступают сигналы, которые открывают элемент И 20. С его выхода через элемент ИЛИ 7 подается сигнал на индикатор 42, сообщающий о сбое канала первой уставки, а через элемент ИЛИ 9 - на индикатор 43, сообщающий о сбое канала второй уставки. В то же время с выхода элемента И 20 через элемент ИЛИ 10 проходит сигнал на вход четвертого адреса блока памяти 41, который выдает скорректированный код КСАУ=1112.If a signal was present at the outputs of the first 1 and second 2 sensors before the code was changed, then signals are received at the second and third inputs of the And 20 element, which open the And 20 element. From its output, the OR indicator 7 sends a signal to the indicator 42, indicating a failure channel of the first setpoint, and through the element OR 9 to the indicator 43, reporting a failure of the channel of the second setpoint. At the same time, the output of the AND 20 element passes through the OR 10 element a signal to the input of the fourth address of the memory unit 41, which gives the corrected code K ACS = 111 2 .

Если до момента изменения кода на выходах датчиков 3 и 4 сигнал отсутствовал, то с выхода элементов НЕ 28 и 29 на второй и третий входы элемента И 21 поступают сигналы, которые его открывают. С выхода элемента И 21 проходит сигнал через элемент ИЛИ 14 на индикатор 44, а через элемент ИЛИ 15 на индикатор 45. Индикаторы 44 и 45 указывают на сбои в третьем и четвертом каналах уставок. Одновременно с выхода элемента И 21 через элемент ИЛИ 6 проходит сигнал на вход нулевого адреса блока памяти 41, который подает в САУ скорректированный код КСАУ=00002.If until the code change at the outputs of sensors 3 and 4 there was no signal, then signals from the elements AND 21 open to the second and third inputs of element And 21 to the output of elements NOT 28 and 29. From the output of AND element 21, a signal passes through OR element 14 to indicator 44, and through OR element 15 to indicator 45. Indicators 44 and 45 indicate failures in the third and fourth channel settings. Simultaneously with the output of the AND 21 element, the OR signal 6 passes a signal to the input of the zero address of the memory unit 41, which supplies the corrected code K ACS = 0000 2 to the ACS .

Код

Figure 00000022
появляется в случае неисправности второго датчика 2. При этом появляется сигнал на тринадцатом выходе дешифратора 5, поступающий через элемент ИЛИ 9 на индикатор 43, указывающий на сбой канала второй уставки, а через элемент ИЛИ 10 сигнал поступает на вход четвертого адреса блока памяти 41, который выдает скорректированный код КСАУ=11112.The code
Figure 00000022
appears in the event of a malfunction of the second sensor 2. At the same time, a signal appears on the thirteenth output of the decoder 5, coming through the OR element 9 to the indicator 43, indicating a failure of the second setpoint channel, and through the OR element 10, the signal goes to the input of the fourth address of the memory unit 41, which gives the corrected code K ACS = 1111 2 .

Код

Figure 00000023
наблюдается при неисправности первого датчика 1. Эта ситуация сопровождается появлением сигнала на четырнадцатом выходе дешифратора 5, который через элемент ИЛИ 7 включает индикатор 42, указывающий на сбой канала первой уставки. Одновременно сигнал через элемент ИЛИ 10 поступает на вход четвертого адреса блока памяти 41, который выдает скорректированный код КСАУ=11112.The code
Figure 00000023
observed when the first sensor 1 fails. This situation is accompanied by the appearance of a signal on the fourteenth output of the decoder 5, which through the OR element 7 turns on the indicator 42, indicating a channel failure of the first setting. At the same time, the signal through the OR element 10 is fed to the input of the fourth address of the memory unit 41, which gives the corrected code K ACS = 1111 2 .

В результате каждый сбойный код корректируется, и в САУ поступает достоверная информация.As a result, each failed code is corrected, and reliable information is received in the ACS.

Таким образом, реле имеет расширенные функциональные возможности, заключающиеся в повышении достоверности выходной информации путем введения функций диагностики измерительной части и каналов уставок реле и коррекции информации при сбоях. Причем устройство идентифицирует восемнадцать сбойных ситуаций, что на четыре больше, чем у прототипа.Thus, the relay has advanced functionality, which consists in increasing the reliability of the output information by introducing diagnostic functions of the measuring part and channels of the relay settings and correction of information in case of failures. Moreover, the device identifies eighteen failed situations, which is four more than the prototype.

Источники информацииInformation sources

1. Сугаков В.Г. Основы автоматизации военных передвижных источников электрической энергии: учеб. пособие. - Кстово: НФВИУ, 2003. 168 с.1. Sugakov V.G. Fundamentals of automation of military mobile sources of electric energy: textbook. allowance. - Kstovo: NFVIU, 2003.168 s.

2. Дудченко В.Н., Аверкиев А.Н. Измерение неэлектрических величин: конспект лекций. - Кстово: НВВИКУ, 1997. 54 с.2. Dudchenko V.N., Averkiev A.N. Measurement of non-electric quantities: lecture notes. - Kstovo: NVVIKU, 1997.54 s.

3. Цифровой измеритель скорости вращения. Описание изобретения к авторскому свидетельству RU 1075167, 1984.3. Digital meter of rotation speed. Description of the invention to the copyright certificate RU 1075167, 1984.

4. Комплекс средств контроля дизеля КСКД 17.5. Техническое описание и инструкция по эксплуатации ЗУ2.008.006 ТО. 1994. С. 35-37.4. A set of control tools for diesel KSKD 17.5. Technical description and operating instructions ZU2.008.006 TO. 1994.S. 35-37.

5. Патент на изобретение №2659990 по заявке №2017123705 от 4 июля 2018 г., кл. G01P 3/54.5. Patent for invention No. 2659990 by application No. 2017123705 of July 4, 2018, cl. G01P 3/54.

Claims (1)

Четырехканальное цифровое реле с функцией реконструктивной диагностики, содержащее четыре приемных реле, с первого по восьмой формирователи коротких импульсов, дешифратор, первый и второй регистры памяти, блок памяти, элемент задержки, с первого по десятый логические элементы ИЛИ, с первого по шестой логические элементы И, с первого по восьмой логические элементы НЕ, выход первого из которых подключен к второму входу первого логического элемента И, а выход второго логического элемент НЕ подключен к второму входу второго логического элемента И, с первого по четвертый индикаторы состояния, причем к входу первого индикатора состояния подключен выход второго логического элемента ИЛИ, к входу второго индикатора состояния - выход четвертого логического элемента ИЛИ, а к входу четвертого индикатора состояния подключен выход десятого логического элемента ИЛИ, первый вход которого связан с восьмым выходом дешифратора и третьим входом первого логического элемента ИЛИ, второй вход - с девятым выходом дешифратора и вторым входом седьмого логического элемента ИЛИ, третий вход - с выходом второго логического элемента И, четвертым входом четвертого элемента ИЛИ и пятым входом первого логического элемента ИЛИ, четвертый вход - с выходом шестого логического элемента И, шестым входом первого логического элемента ИЛИ и четвертым входом девятого логического элемента ИЛИ, выход которого подключен к входу третьего индикатора состояния, а третий вход связан с выходом четвертого логического элемента И, третьим входом второго логического элемента ИЛИ и пятым входом пятого логического элемента ИЛИ, выход которого подключен к входу четвертого адреса блока памяти, а первый вход - к пятнадцатому выходу дешифратора, второй вход - к одиннадцатому выходу дешифратора и второму входу девятого логического элемента ИЛИ, третий вход - к тринадцатому выходу дешифратора и второму входу четвертого логического элемента ИЛИ, четвертый вход - к четырнадцатому выходу дешифратора и второму входу второго логического элемента ИЛИ, шестой вход - к выходу пятого логического элемента И, пятому входу второго логического элемента ИЛИ и пятому входу четвертого логического элемента ИЛИ, первый вход которого связан со вторым входом восьмого логического элемента ИЛИ и пятым выходом дешифратора, четвертый выход которого соединен со вторым входом первого логического элемента ИЛИ и первым входом девятого логического элемента ИЛИ, нулевой выход дешифратора - с первым входом первого логического элемента ИЛИ, первый выход - с первым входом седьмого логического элемента ИЛИ, второй выход - с первыми входами первого и третьего логических элементов И, третий выход - с первым входом третьего логического элемента ИЛИ, шестой выход - с третьим входом восьмого логического элемента ИЛИ и первым входом второго логического элемента ИЛИ, седьмой выход - с первым входом восьмого логического элемента ИЛИ, выход которого подключен к входу третьего адреса блока памяти, разряды выхода которого являются выходами реле, а вход нулевого адреса блока памяти соединен с выходом первого логического элемента ИЛИ, вход первого адреса - с выходом седьмого логического элемента ИЛИ, вход второго адреса - с выходом третьего логического элемента ИЛИ, второй вход которого связан с четвертым входом второго логического элемента ИЛИ и выходом третьего логического элемента И, второй вход которого связан со вторым входом четвертого логического элемента И, вторым входом пятого логического элемента И, входом первого логического элемента НЕ и первым разрядом выхода второго регистра памяти, второй разряд выхода которого подключен к входу второго логического элемента НЕ и третьему входу пятого логического элемента И, первый вход которого связан с двенадцатым выходом дешифратора и первым входом шестого логического элемента И, второй вход которого соединен с третьим входом второго логического элемента И и выходом седьмого логического элемента НЕ, а третий вход - с выходом восьмого логического элемента НЕ, вход которого связан с третьим входом четвертого логического элемента И и третьим разрядом выхода второго регистра памяти, четвертый разряд выхода которого подключен к входу седьмого логического элемента НЕ, а сбросовый вход второго регистра памяти - к шине СБРОС и сбросовому входу первого регистра памяти, вход записи которого соединен с выходом элемента задержки, разряды выхода - с соответствующими разрядами входа второго регистра памяти, а соответствующие разряды входа - с соответствующими разрядами входа дешифратора и выходами соответствующих приемных реле, кроме того выход первого приемного реле подключен к входу первого формирователя коротких импульсов и входу третьего логического элемента НЕ, выход которого соединен с входом второго формирователя коротких импульсов, связанного выходом с первым входом шестого логического элемента ИЛИ, второй вход которого подключен к выходу первого формирователя коротких импульсов, третий вход - к выходу четвертого формирователя коротких импульсов, вход которого соединен с выходом четвертого логического элемента НЕ, вход которого связан с выходом второго приемного реле и входом третьего формирователя коротких импульсов, выход которого подключен к четвертому входу шестого логического элемента ИЛИ, пятый вход которого соединен с выходом шестого формирователя коротких импульсов, соединенного входом с выходом пятого логического элемента НЕ, вход которого связан с выходом третьего приемного реле и входом пятого формирователя коротких импульсов, подключенного выходом к шестому входу шестого логического элемента ИЛИ, седьмой вход которого соединен с выходом восьмого формирователя коротких импульсов, соединенного входом с выходом шестого логического элемента НЕ, вход которого соединен с выходом четвертого приемного реле и входом седьмого формирователя коротких импульсов, выход которого подключен к восьмому входу шестого логического элемента ИЛИ, связанного выходом с входом записи второго регистра памяти и входом элемента задержки, кроме того выход первого логического элемента И подключен к четвертому входу первого логического элемента ИЛИ и третьему входу четвертого логического элемента ИЛИ, а десятый выход дешифратора соединен с первыми входами второго и четвертого логического элемента И, отличающееся тем, что с целью расширения функциональных возможностей путем углубления диагностики бинарных сбоев снабжено седьмым, восьмым, девятым и десятым логическим элементом И, третий вход которого связан с четвертым разрядом выхода второго регистра памяти, второй вход - с выходом первого логического элемента НЕ и вторыми входами седьмого и девятого логических элементов И, первый вход - с десятым выходом дешифратора, а выход - с четвертым входом третьегологического элемента ИЛИ, восьмым входом второго логического элемента ИЛИ и шестым входом десятого логического элемента ИЛИ, пятый вход которого соединен с шестым входом второго логического элемента ИЛИ, седьмым входом первого логического элемента ИЛИ и выходом седьмого логического элемента И, третий вход которого подключен к выходу седьмого логического элемента НЕ, а первый вход - к девятому выходу дешифратора и первым входам восьмого и девятого логического элемента И, выход которого соединен с третьим входом третьего логического элемента ИЛИ, седьмым входом второго логического элемента ИЛИ и шестым входом девятого логического элемента ИЛИ, пятый вход которого связан с шестым входом четвертого логического элемента ИЛИ, седьмым входом пятого логического элемента ИЛИ и выходу восьмого логического элемента И, второй вход которого подключен к второму разряду выхода второго регистра памяти, а третий вход - к третьему разряду выхода второго регистра памяти и к третьему входу девятого логического элемента И.Four-channel digital relay with reconstructive diagnostic function, containing four receiving relays, from first to eighth short pulse shapers, decoder, first and second memory registers, memory unit, delay element, first to tenth logical elements OR, first to sixth logical elements AND , from the first to the eighth logical elements are NOT, the output of the first of which is connected to the second input of the first logical element AND, and the output of the second logical element is NOT connected to the second input of the second logical element And, from the first to the fourth status indicators, with the output of the second logical element OR connected to the input of the first status indicator, the output of the fourth logical element OR to the input of the second status indicator, and the output of the tenth logical element OR connected to the input of the fourth status indicator, the first input which is connected with the eighth output of the decoder and the third input of the first logical element OR, the second input with the ninth output of the decoder and the second input of the seventh logical element OR, the third input with the output of the second AND gate, the fourth input of the fourth OR gate and the fifth input of the first OR gate, the fourth input with the output of the sixth gate AND, the sixth input of the first OR gate and the fourth input of the ninth OR gate, the output of which is connected to the input of the third indicator state, and the third input is connected to the output of the fourth logical element AND, the third input of the second logical element OR and the fifth input of the fifth logical element OR, the output of which is connected the input of the fourth address of the memory block, and the first input to the fifteenth output of the decoder, the second input to the eleventh output of the decoder and the second input of the ninth logical element OR, the third input to the thirteenth output of the decoder and the second input of the fourth logical element OR, the fourth input to the fourteenth the output of the decoder and the second input of the second logical element OR, the sixth input to the output of the fifth logical element AND, the fifth input of the second logical element OR and the fifth input of the fourth logical element OR the first input of which is connected to the second input of the eighth logical element OR and the fifth output of the decoder, the fourth output of which is connected to the second input of the first logical element OR and the first input of the ninth logical element OR, the zero output of the decoder is with the first input of the first logical element OR, the first output - with the first input of the seventh logical element OR, the second output - with the first inputs of the first and third logical elements AND, the third output - with the first input of the third logical element OR, the sixth output - with the third input of the eighth logical element OR and the first input of the second logical element OR, the seventh output with the first input of the eighth logical element OR, the output of which is connected to the input of the third address of the memory block, the output bits of which are relay outputs, and the input of the zero address of the memory block is connected with the output of the first logical element OR, the input of the first address with the output of the seventh logical element OR, the input of the second address with the output of the third logical element OR, the second input of which is connected with the fourth the ode of the second logical element OR and the output of the third logical element And, the second input of which is connected to the second input of the fourth logical element And, the second input of the fifth logical element And, the input of the first logical element NOT and the first bit of the output of the second memory register, the second output bit of which is connected to the input of the second logical element NOT and the third input of the fifth logical element AND, the first input of which is connected with the twelfth output of the decoder and the first input of the sixth logical element And, the second the input of which is connected to the third input of the second logical element AND and the output of the seventh logical element NOT, and the third input is the output of the eighth logical element NOT, the input of which is connected to the third input of the fourth logical element AND and the third bit of the output of the second memory register, the fourth bit of the output of which connected to the input of the seventh logic element NOT, and the reset input of the second memory register to the RESET bus and the reset input of the first memory register, the recording input of which is connected to the output of the delay element, output bits - with the corresponding bits of the input of the second memory register, and the corresponding bits of the input - with the corresponding bits of the decoder input and the outputs of the corresponding receiving relays, in addition, the output of the first receiving relay is connected to the input of the first short-pulse generator and the input of the third logical element NOT, the output of which is connected with the input of the second shaper of short pulses associated with the output with the first input of the sixth logical element OR, the second input of which is connected to the output of the first form short pulse generator, the third input is to the output of the fourth short pulse generator, the input of which is connected to the output of the fourth logical element NOT, the input of which is connected to the output of the second receiving relay and the input of the third short pulse generator, the output of which is connected to the fourth input of the sixth logical OR element, the fifth input of which is connected to the output of the sixth short pulse shaper, connected by the input to the output of the fifth logical element NOT, whose input is connected to the output of the third receiver of the fifth relay and the input of the fifth short-pulse driver connected to the sixth input of the sixth logical element OR, the seventh input of which is connected to the output of the eighth short-pulse driver, connected by the input to the output of the sixth logical element NOT, the input of which is connected to the output of the fourth receiving relay and the input of the seventh a short pulse shaper whose output is connected to the eighth input of the sixth logical element OR, connected by the output to the recording input of the second memory register and the input to nta delay, in addition, the output of the first logical element AND is connected to the fourth input of the first logical element OR and the third input of the fourth logical element OR, and the tenth output of the decoder is connected to the first inputs of the second and fourth logical element AND, characterized in that in order to expand the functionality by deepening the diagnosis of binary failures, it is equipped with the seventh, eighth, ninth and tenth logical element And, the third input of which is connected with the fourth bit of the output of the second memory register and, the second input - with the output of the first logical element NOT and the second inputs of the seventh and ninth logical elements AND, the first input - with the tenth output of the decoder, and the output - with the fourth input of the third logical OR element, the eighth input of the second logical OR element and the sixth input of the tenth logical OR element, the fifth input of which is connected to the sixth input of the second logical OR element, the seventh input of the first OR logical element and the output of the seventh logical element AND, the third input of which is connected to the seventh output logical gate is NOT, and the first input is to the ninth output of the decoder and the first inputs of the eighth and ninth logical elements AND, the output of which is connected to the third input of the third logical element OR, the seventh input of the second logical element OR and the sixth input of the ninth logical element OR, fifth input which is connected with the sixth input of the fourth logical element OR, the seventh input of the fifth logical element OR and the output of the eighth logical element AND, the second input of which is connected to the second discharge a memory register, and the third input - to the third category of the output of the second memory register and to the third input of the ninth NAND gate I.
RU2018146237A 2018-12-24 2018-12-24 Four-channel digital relay with reconstructive diagnostics function RU2707420C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018146237A RU2707420C1 (en) 2018-12-24 2018-12-24 Four-channel digital relay with reconstructive diagnostics function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018146237A RU2707420C1 (en) 2018-12-24 2018-12-24 Four-channel digital relay with reconstructive diagnostics function

Publications (1)

Publication Number Publication Date
RU2707420C1 true RU2707420C1 (en) 2019-11-26

Family

ID=68653239

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018146237A RU2707420C1 (en) 2018-12-24 2018-12-24 Four-channel digital relay with reconstructive diagnostics function

Country Status (1)

Country Link
RU (1) RU2707420C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57170234A (en) * 1981-04-14 1982-10-20 Yokogawa Electric Works Ltd Digital relay circuit of ultrasonic diagnostic apparatus
SU1075167A1 (en) * 1981-04-01 1984-02-23 Центральное Конструкторское Бюро Главэнергоремонта Rotation speed digital meter
JPH11234888A (en) * 1998-02-18 1999-08-27 Nissin Electric Co Ltd Digital relay with self-diagnostic function
RU2618495C1 (en) * 2016-03-30 2017-05-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital frequency relay with function of reconstructive diagnostics

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1075167A1 (en) * 1981-04-01 1984-02-23 Центральное Конструкторское Бюро Главэнергоремонта Rotation speed digital meter
JPS57170234A (en) * 1981-04-14 1982-10-20 Yokogawa Electric Works Ltd Digital relay circuit of ultrasonic diagnostic apparatus
JPH11234888A (en) * 1998-02-18 1999-08-27 Nissin Electric Co Ltd Digital relay with self-diagnostic function
RU2618495C1 (en) * 2016-03-30 2017-05-03 Федеральное государственное бюджетное образовательное учреждение высшего образования "Волжский государственный университет водного транспорта" (ФГБОУ ВО ВГУВТ) Digital frequency relay with function of reconstructive diagnostics

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
КОМПЛЕКС СРЕДСТВ КОНТРОЛЯ ДИЗЕЛЯ КСКД 17.5. ТЕХНИЧЕСКОЕ ОПИСАНИЕ И ИНСТРУКЦИЯ ПО ЭКСПЛУАТАЦИИ ЗУ2.008.006.ТО, 1994. *

Similar Documents

Publication Publication Date Title
RU2618495C1 (en) Digital frequency relay with function of reconstructive diagnostics
WO2015053205A1 (en) Electronic control device
RU2659990C1 (en) Digital four-channel relay with the reconstructive diagnostics function
RU2707420C1 (en) Four-channel digital relay with reconstructive diagnostics function
US9103744B2 (en) Method and apparatus for redundant detection of a rotational direction
RU2671545C1 (en) Digital five-channel relay with self-diagnostic function
RU2706198C1 (en) Digital five-channel relay with reconstructive diagnostic function
AU598865B2 (en) System for input and/or output of signals of a digital control system
RU2685445C1 (en) Digital n-channel relay with self-diagnostic function
RU198966U1 (en) A device for evaluating the probabilistic and temporal characteristics of signal formation in information management systems
SU744582A2 (en) Device for diagnosis of faults in logic circuits
SU1644168A1 (en) Self-diagnosing paraphase asynchronous device
SU1120338A1 (en) Device for checking digital units
SU1515175A2 (en) Arrangement for diagnosis of faults of technological objects
SU1339503A1 (en) Device for diagnostics of automatic control systems
JP2018080930A (en) Self-diagnostic circuit of open collector type rotation sensor
SU1290213A1 (en) Device for checking logical equipment
SU1310904A1 (en) Device for checking memory blocks
SU762014A1 (en) Apparatus for diagnosing faults of digital units
SU936005A1 (en) Shaft angular position-to-code converter testing device
SU842720A1 (en) Parameter checking device
SU362333A1 (en) DEVICE FOR AUTOMATIC CHECKS
SU1383368A1 (en) Device for checking digital units
SU1059576A1 (en) Device for checking digital units
SU1302220A2 (en) Device for functional-parametric checking of logic elements

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20201225