RU2667798C1 - Voltage level converter - Google Patents

Voltage level converter Download PDF

Info

Publication number
RU2667798C1
RU2667798C1 RU2017140342A RU2017140342A RU2667798C1 RU 2667798 C1 RU2667798 C1 RU 2667798C1 RU 2017140342 A RU2017140342 A RU 2017140342A RU 2017140342 A RU2017140342 A RU 2017140342A RU 2667798 C1 RU2667798 C1 RU 2667798C1
Authority
RU
Russia
Prior art keywords
transistors
voltage
voltage level
output
gates
Prior art date
Application number
RU2017140342A
Other languages
Russian (ru)
Inventor
Владимир Владимирович Шубин
Original Assignee
Владимир Владимирович Шубин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Владимир Владимирович Шубин filed Critical Владимир Владимирович Шубин
Priority to RU2017140342A priority Critical patent/RU2667798C1/en
Application granted granted Critical
Publication of RU2667798C1 publication Critical patent/RU2667798C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: computer engineering.SUBSTANCE: invention relates to the field of computer technology and can be used in matching circuits having different voltage levels of power supplies and internal signals. Voltage level converter contains eight P-type field effect transistors (1–6, 9, 10) and eight N-types (7, 8, 11–16), inputs of direct (IN) and inverse () input signals, high voltage power output (VDD), low voltage power output (GND) and direct (OUT) and inverted () outputs.EFFECT: increase the speed of the converter voltage level.1 cl, 1 dwg

Description

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при согласовании схем, имеющих различные уровни напряжений источников питания и внутренних сигналов.The present invention relates to digital computing and can be used to coordinate circuits having different voltage levels of power supplies and internal signals.

Известен Преобразователь уровней сигналов на МДП-транзисторах [1]. Это устройство предназначено для преобразования уровня напряжения сигнала (например, при сопряжении ТТЛ- и КМДП логических элементов).Known Converter signal levels on MOS transistors [1]. This device is designed to convert the signal voltage level (for example, when pairing TTL- and KMDP logic elements).

Недостатком указанной выше схемы является низкое быстродействие. Низкое быстродействие схемы вызвано ограничением появления напряжения высокого уровня на выходах схемы по цепи низкой проводимости, вплоть до подключения транзистора с высокой проводимостью, шунтирующего низко-проводящую цепь, которое задерживается на время распространения сигнала, необходимое на последовательное переключение двух вентилей.The disadvantage of the above scheme is the low speed. The low speed of the circuit is caused by the limitation of the appearance of a high level voltage at the outputs of the circuit along the low conductivity circuit, up to the connection of a high conductivity transistor that shunts the low conductive circuit, which is delayed by the signal propagation time required for the sequential switching of two gates.

Кроме того, каждый из выходных узлов триггера, помимо затворов выходных транзисторов, подключен к затворам двух транзисторов P-типа, что дополнительно увеличивает паразитную емкость выходных узлов триггера и затягивает переходный процесс переключения.In addition, each of the output nodes of the trigger, in addition to the gates of the output transistors, is connected to the gates of two P-type transistors, which additionally increases the stray capacitance of the output nodes of the trigger and delays the switching process.

Задачей предлагаемого изобретения является повышение быстродействия Преобразователя уровня напряжения.The task of the invention is to increase the speed of the voltage level Converter.

Поставленная задача достигается тем, что в Преобразователь уровня напряжения, содержащий полевые транзисторы P-типа с первого по шестой и N-типа - седьмой и восьмой, входы прямого IN и инверсного

Figure 00000001
входных сигналов, соединенные с затворами, соответственно, седьмого и восьмого транзисторов, стоки которых соединены, соответственно, седьмого - со стоком шестого и затвором пятого транзисторов, а восьмого - со стоком пятого и затвором шестого транзисторов, и истоки транзисторов пятого и шестого соединены, соответственно, со стоками транзисторов второго и третьего, вывод питания высокого уровня напряжения VDD, соединенный с истоками первого, второго, третьего и четвертого транзисторов, вывод питания низкого уровня напряжения GND, введены полевые транзисторы P-типа - девятый и десятый, соединенные своими затворами с выводом питания низкого уровня напряжения GND, истоками, соответственно, со стоками транзисторов первого и четвертого, а стоками, соответственно, со стоками пятого и шестого, полевые транзисторы N-типа с одиннадцатого по шестнадцатый, причем истоки одиннадцатого, двенадцатого, тринадцатого и четырнадцатого транзисторов соединены с выводом питания низкого уровня напряжения GND, а стоки, соответственно, с истоками пятнадцатого, седьмого, восьмого и шестнадцатого транзисторов, затворы пятнадцатого и шестнадцатого - с выводом питания высокого уровня напряжения VDD, а одиннадцатого и четырнадцатого, соответственно, с входами входных сигналов инверсного
Figure 00000002
и прямого IN, и первый и второй инверторы, входы которых соединены, соответственно, первого инвертора со стоками транзисторов девятого и пятнадцатого и второго - со стоками десятого и шестнадцатого, выход первого инвертора - с затворами транзисторов первого, третьего и двенадцатого и является инверсным выходом
Figure 00000003
Преобразователя уровня напряжения, а выход второго инвертора - с затворами транзисторов второго, четвертого и тринадцатого и является прямым выходом OUT Преобразователя уровня напряжения.The task is achieved by the fact that the voltage level Converter containing P-type field-effect transistors from the first to the sixth and N-type - the seventh and eighth, direct IN and inverse inputs
Figure 00000001
input signals connected to the gates of the seventh and eighth transistors, respectively, the drains of which are connected, respectively, of the seventh to the drain of the sixth and gate of the fifth transistors, and of the eighth to the drain of the fifth and gate of the sixth transistors, and the sources of the fifth and sixth transistors are connected, respectively , with drains of transistors of the second and third, high voltage level VDD power output connected to the sources of the first, second, third and fourth transistors, low voltage level GND power output, N-type and transistor P-type transistors - the ninth and tenth, connected by their gates to the GND low-voltage supply terminal, the sources, respectively, with the drains of the first and fourth transistors, and the drains, respectively, with the drains of the fifth and sixth, N-type field effect transistors from the eleventh according to sixteenth, moreover, the sources of the eleventh, twelfth, thirteenth and fourteenth transistors are connected to the low voltage supply terminal GND, and the drains, respectively, to the sources of the fifteenth, seventh, eighth and sixteenth trans Istorov, gates of the fifteenth and sixteenth - with a high voltage output VDD, and the eleventh and fourteenth, respectively, with the inputs of the input signals inverse
Figure 00000002
and direct IN, and the first and second inverters, the inputs of which are connected, respectively, of the first inverter with the drains of the transistors of the ninth and fifteenth and second - with the drains of the tenth and sixteenth, the output of the first inverter - with the gates of the transistors of the first, third and twelfth and is an inverse output
Figure 00000003
The voltage level converter, and the output of the second inverter with the gates of the transistors of the second, fourth and thirteenth and is a direct output OUT of the voltage level Converter.

Таким образом, в предлагаемой схеме Преобразователя уровня напряжения, вследствие отличий от известного устройства, описанных выше, в любом установившемся статическом режиме в парах цепочек транзисторов высокой проводимости, состоящих из транзисторов P-типа второго и пятого, третьего и шестого, и N-типа седьмого и двенадцатого, восьмого и тринадцатого, один из транзисторов всегда закрыт. Схема подключения элементов в предлагаемом Преобразователе уровня напряжения исключает протекание тока во время переходных процессов одновременно по цепочкам высокой проводимости Р- и N-типа. Поэтому переходные процессы по перезаряду выходных емкостей триггера всегда протекают по цепочкам транзисторов высокой проводимости одного типа и цепочкам транзисторов низкой проводимости противоположного типа.Thus, in the proposed circuit of the Voltage Level Converter, due to differences from the known device described above, in any steady-state static mode in pairs of chains of high conductivity transistors consisting of P-type transistors of the second and fifth, third and sixth, and N-type of the seventh and on the twelfth, eighth and thirteenth, one of the transistors is always closed. The connection diagram of the elements in the proposed voltage level Converter eliminates the flow of current during transients at the same time along the high conductivity chains of P- and N-type. Therefore, transients on recharging the output capacities of the trigger always occur along the chains of high conductivity transistors of the same type and the chains of low conductivity transistors of the opposite type.

Также, в отличие от известного Преобразователя уровней сигналов на МДП-транзисторах [1], в предлагаемой схеме Преобразователя уровня напряжения исключено подключение лишних затворов транзисторов P-типа, которые в предлагаемом Преобразователе уровня напряжения подключены к выходам Первого и Второго инверторов. Предложенное соединение уменьшает паразитную емкость выходных узлов триггера и дополнительно ускоряет переходный процесс переключения Преобразователя уровня напряжения.Also, unlike the known Signal Level Converter for MOS transistors [1], the proposed voltage level Converter circuit excludes the connection of extra gates of P-type transistors, which are connected to the outputs of the First and Second inverters in the proposed Voltage Level Converter. The proposed connection reduces the parasitic capacitance of the output nodes of the trigger and additionally accelerates the transition process of switching the voltage level Converter.

На чертеже приведена схема предлагаемого Преобразователя уровня напряжения.The drawing shows a diagram of the proposed Converter voltage level.

Предлагаемый Преобразователь уровня напряжения, содержит полевые транзисторы P-типа с первого по шестой (1-6), девятый (9) и десятый (10) и N-типа седьмой (7), восьмой (8) и с одиннадцатого по шестнадцатый (11-16), вход прямого входного сигнала IN, соединенный с затворами транзисторов седьмого (7) и четырнадцатого (14) и вход инверсного входного сигнала

Figure 00000004
, соединенный с затворами транзисторов восьмого (8) и одиннадцатого (11), вывод питания высокого уровня напряжения VDD, соединенный с истоками транзисторов с первого по четвертый (1-4) и затворами транзисторов пятнадцатого (15) и шестнадцатого (16), вывод питания низкого уровня напряжения GND, соединенный с истоками транзисторов с одиннадцатого по четырнадцатый (11-14) и затворами транзисторов девятого (9) и десятого (10), причем стоки транзисторов первого (1), второго (2), третьего (3) и четвертого (4) соединены, соответственно, с истоками транзисторов девятого (9), пятого (5), шестого (6) и десятого (10), стоки транзисторов одиннадцатого (11), двенадцатого (12), тринадцатого (13) и четырнадцатого (14) соединены, соответственно, с истоками транзисторов пятнадцатого (15), седьмого (7), восьмого (8) и шестнадцатого (16), стоки транзисторов пятого (5) и девятого (9) соединены со стоками транзисторов восьмого (8) и пятнадцатого (15), затвором шестого (6) и входом первого инвертора, выход которого соединен с затворами транзисторов первого (1), третьего (3) и двенадцатого (12) и является инверсным выходом
Figure 00000005
Преобразователя уровня напряжения, а стоки транзисторов шестого (6) и десятого (10) соединены со стоками транзисторов седьмого (7) и шестнадцатого (16), затвором пятого (5) и входом Второго инвертора, выход которого соединен с затворами транзисторов второго (2), четвертого (4) и тринадцатого (13) и является прямым выходом OUT Преобразователя уровня напряжения.The proposed voltage level Converter contains P-type field effect transistors from the first to the sixth (1-6), ninth (9) and tenth (10) and N-type seventh (7), eighth (8) and eleventh to sixteenth (11 -16), the input direct input signal IN connected to the gates of the transistors of the seventh (7) and fourteenth (14) and the input of the inverse input signal
Figure 00000004
connected to the gates of the eighth (8) and eleventh (11) transistors, a high voltage level VDD power output connected to the sources of the first to fourth transistors (1-4) and the gates of the fifteenth (15) and sixteenth (16) transistors, the power output GND low voltage, connected to the sources of the eleventh to fourteenth transistors (11-14) and the gates of the ninth (9) and tenth (10) transistors, and the drains of the first (1), second (2), third (3) and fourth transistors (4) are connected, respectively, with the sources of transistors of the ninth (9), fifth (5), sixth (6) and tenth (10), the drains of the eleventh (11), twelfth (12), thirteenth (13) and fourteenth (14) are connected, respectively, to the sources of the fifteenth (15) ), the seventh (7), eighth (8) and sixteenth (16), the drains of the fifth (5) and ninth (9) transistors are connected to the drains of the eighth (8) and fifteenth (15), the gate of the sixth (6) and the input of the first an inverter whose output is connected to the gates of the transistors of the first (1), third (3) and twelfth (12) and is an inverse output
Figure 00000005
The voltage level converter, and the drains of the sixth (6) and tenth (10) transistors are connected to the drains of the seventh (7) and sixteenth (16) transistors, the fifth (5) gate and the second inverter input, the output of which is connected to the gates of the second (2) transistors , the fourth (4) and thirteenth (13) and is a direct output OUT of the voltage level Converter.

Предлагаемый Преобразователь уровня напряжения представляет собой цифровое логическое устройство, предназначенное для преобразования входного напряжения логической единицы «1*» (VCC), в напряжение логической «1», соответствующее напряжению питания высокого уровня напряжения VDD и работает следующим образом.The proposed Converter voltage level is a digital logic device designed to convert the input voltage of the logical unit "1 *" (VCC), the logical voltage "1" corresponding to the voltage of the high voltage level VDD and works as follows.

Исходное состояние. На вывод питания GND и на вход IN подано напряжение низкого уровня, соответствующее напряжению логического «0», на вывод VDD - высокого («1»), а на вход

Figure 00000004
- напряжение логической единицы «1*» (VCC). Минимальное значение напряжения логической единицы «1*» должно быть больше либо равно значению порогового напряжения транзистора N-типа. Кроме того, напряжение источника питания высокого уровня VDD («1») и напряжение логической единицы VCC («1*») должны быть больше или равны сумме пороговых напряжений транзисторов Р- и N-типа. Транзисторы низкой проводимости P-типа 9 и 10 и N-типа 15 и 16 открыты всегда, т.к. их затворы подключены, соответственно, 9 и 10 - к источнику питания низкого уровня напряжения GND («0»), а 15 и 16 - к источнику питания высокого уровня напряжения VDD («1»). На затворы транзисторов N-типа 7 и 14 с входа IN поступает напряжение низкого уровня GND («0»), а на затворы транзисторов N-типа 8 и 11 с входа
Figure 00000006
поступает напряжение логической единицы VCC («1*»). Поэтому транзисторы 7 и 14 закрыты, а транзисторы 8 и 11 открыты. Кроме того, в результате действия предыдущего регенеративного цикла транзисторы 2, 4, 6 и 12 открыты, а транзисторы 1, 3, 5 и 13 закрыты. Поэтому на входе первого инвертора установлено напряжение низкого уровня GND («0»), и, следовательно, на выходе
Figure 00000007
Преобразователя уровня напряжения - напряжение высокого уровня VDD («1»), а на входе второго инвертора напряжение высокого уровня VDD («1»), и, следовательно, на выходе OUT Преобразователя уровня напряжения - напряжение низкого уровня GND («0»).The initial state. A low level voltage corresponding to a logic voltage of “0” is applied to the GND power supply terminal and to the IN input, and a high voltage (“1”) is applied to the VDD terminal, and
Figure 00000004
- voltage of the logical unit "1 *" (VCC). The minimum voltage value of the logical unit "1 *" must be greater than or equal to the threshold voltage value of the N-type transistor. In addition, the voltage of the high-level power supply VDD ("1") and the voltage of the logical unit VCC ("1 *") must be greater than or equal to the sum of the threshold voltages of the P- and N-type transistors. P-type low conductivity transistors 9 and 10 and N-type 15 and 16 are always open, because their gates are connected, respectively, 9 and 10 to the GND low voltage power supply (“0”), and 15 and 16 to the VDD high voltage power supply (“1”). The gates of the N-type 7 and 14 transistors from the input IN receive a low-level voltage GND ("0"), and the gates of the N-type transistors 8 and 11 from the input
Figure 00000006
the voltage of the logical unit VCC ("1 *") is supplied. Therefore, transistors 7 and 14 are closed, and transistors 8 and 11 are open. In addition, as a result of the previous regenerative cycle, transistors 2, 4, 6, and 12 are open, and transistors 1, 3, 5, and 13 are closed. Therefore, the low level voltage GND ("0") is set at the input of the first inverter, and therefore, at the output
Figure 00000007
The voltage level converter is a high level voltage VDD ("1"), and the high voltage level VDD ("1") at the input of the second inverter, and, therefore, the output of the voltage level converter is a low voltage level GND ("0").

В режиме преобразования высокого напряжения логической единицы «1*» (VCC) в напряжение высокого уровня VDD на выходе OUT, а на выходе

Figure 00000008
напряжения низкого уровня GND, на вход IN, и следовательно, на затворы транзисторов N-типа 7 и 14, поступает напряжение логической единицы «1*» (VCC), а на вход
Figure 00000009
, и, следовательно, на затворы транзисторов N-типа 8 и 11, - напряжение низкого уровня GND, в результате чего транзисторы 7 и 14 открываются, а транзисторы 8 и 11 - закрываются. Через открытые транзисторы 12 и 7, на затвор транзистора 5 и на вход второго инвертора поступает напряжение низкого уровня GND. Поэтому транзистор P-типа 5 открывается, а на выходе второго инвертора формируется напряжение высокого уровня VDD. Одновременно через открытые транзисторы P-типа 2 и 5 напряжение высокого уровня VDD поступает на затвор транзистора 6 и вход первого инвертора. Поэтому транзистор P-типа 6 закрывается, а на выходе первого инвертора формируется напряжение низкого уровня GND. Напряжение высокого уровня VDD с выхода второго инвертора поступает на затворы транзисторов 2 и 13 и прямой выход OUT Преобразователя уровня напряжения. Поэтому транзистор P-типа 2 закрывается, N-типа 13 открывается, а на прямом выходе OUT Преобразователя уровня напряжения устанавливается напряжение высокого уровня VDD. Одновременно, напряжение низкого уровня GND с выхода первого инвертора поступает на затворы транзисторов 3 и 12 и инверсный выход
Figure 00000010
Преобразователя уровня напряжения. Поэтому транзистор P-типа 3 закрывается, N-типа 12 открывается, а на инверсном выходе
Figure 00000011
Преобразователя уровня напряжения устанавливается напряжение низкого уровня GND. Таким образом, в парах цепочек транзисторов высокой проводимости P-типа второго 2 и пятого 5, третьего 3 и шестого 6, и N-типа седьмого 7 и двенадцатого 12, восьмого 8 и тринадцатого 13, один из транзисторов (в данном режиме 2, 6, 8 и 12) закрыт, и на инверсном выходе
Figure 00000012
Преобразователя уровня напряжения установлено напряжение низкого уровня GND («0»), а на прямом выходе OUT Преобразователя уровня напряжения - напряжение высокого уровня VDD («1»), полученное преобразованием входного высокого напряжения логической единицы «1*» (VCC).In the mode of converting a high voltage of a logical unit “1 *” (VCC) to a high level voltage VDD at the output OUT, and at the output
Figure 00000008
low-level voltage GND, to the input IN, and therefore, to the gates of the N-type transistors 7 and 14, the voltage of the logical unit is “1 *” (VCC), and the input
Figure 00000009
, and, therefore, to the gates of N-type transistors 8 and 11, low voltage GND, as a result of which transistors 7 and 14 open, and transistors 8 and 11 close. Through the open transistors 12 and 7, a low-level voltage GND is supplied to the gate of the transistor 5 and to the input of the second inverter. Therefore, the P-type 5 transistor opens, and a high level VDD voltage is generated at the output of the second inverter. At the same time, through the open P-type transistors 2 and 5, the high-level voltage VDD is supplied to the gate of the transistor 6 and the input of the first inverter. Therefore, the P-type 6 transistor closes, and a low level GND voltage is generated at the output of the first inverter. High-level voltage VDD from the output of the second inverter is supplied to the gates of transistors 2 and 13 and the direct output OUT of the voltage level Converter. Therefore, the P-type 2 transistor closes, the N-type 13 transistor opens, and a high level voltage VDD is set at the direct output OUT of the Voltage Level Converter. At the same time, the low-level voltage GND from the output of the first inverter is supplied to the gates of transistors 3 and 12 and the inverse output
Figure 00000010
Voltage level converter. Therefore, the P-type 3 transistor closes, the N-type 12 transistor opens, and at the inverse output
Figure 00000011
The voltage level converter sets the GND low voltage. Thus, in pairs of chains of P-type high-conductivity transistors of the second 2 and fifth 5, third 3 and sixth 6, and N-type seventh 7 and twelfth 12, eighth 8 and thirteenth 13, one of the transistors (in this mode 2, 6 , 8 and 12) is closed, and at the inverse output
Figure 00000012
The voltage level converter is set to GND low level voltage (“0”), and the direct output OUT of the Voltage level converter is set to VDD high level voltage (“1”) obtained by converting the input high voltage of the logic unit “1 *” (VCC).

При переходе Преобразователя уровня напряжения в исходное состояние и режим формирования на выходе OUT напряжения низкого уровня GND, а на выходе

Figure 00000013
напряжения высокого уровня VDD, на вход IN, и следовательно, на затворы транзисторов N-типа 7 и 14, поступает напряжение низкого уровня GND, а на вход
Figure 00000014
, и, следовательно, на затворы транзисторов N-типа 8 и 11, - напряжение логической единицы «1*» (VCC), в результате чего транзисторы 7 и 14 закрываются, а транзисторы 8 и 11 - открываются. Через открытые транзисторы 13 и 8, на затвор транзистора 6 и на вход первого инвертора поступает напряжение низкого уровня GND. Поэтому транзистор P-типа 6 открывается, а на выходе первого инвертора формируется напряжение высокого уровня VDD. Одновременно через открытые транзисторы P-типа 3 и 6 напряжение высокого уровня VDD поступает на затвор транзистора 5 и вход второго инвертора. Поэтому транзистор P-типа 5 закрывается, а на выходе первого инвертора формируется напряжение низкого уровня GND. Напряжение низкого уровня GND с выхода второго инвертора поступает на затворы транзисторов 2 и 13 и прямой выход OUT Преобразователя уровня напряжения. Поэтому транзистор P-типа 2 открывается, N-типа 13 закрывается, а на прямом выходе OUT Преобразователя уровня напряжения устанавливается напряжение низкого уровня GND. Одновременно, напряжение высокого уровня VDD с выхода первого инвертора поступает на затворы транзисторов 3 и 12 и инверсный выход
Figure 00000015
Преобразователя уровня напряжения. Поэтому транзистор P-типа 3 открывается, N-типа 12 закрывается, а на инверсном выходе
Figure 00000016
Преобразователя уровня напряжения устанавливается напряжение высокого уровня VDD. Таким образом, в парах цепочек транзисторов высокой проводимости P-типа второго 2 и пятого 5, третьего 3 и шестого 6, и N-типа седьмого 7 и двенадцатого 12, восьмого 8 и тринадцатого 13, один из транзисторов (в данном режиме 3, 5, 7 и 13) закрыт, и на инверсном выходе
Figure 00000017
Преобразователя уровня напряжения установлено напряжение высокого уровня VDD («1»), полученное преобразованием входного высокого напряжения логической единицы «1*» (VCC), а на прямом выходе OUT Преобразователя уровня напряжения - напряжение низкого уровня GND («0»). Схема Преобразователя уровня напряжения возвращается в исходное состояние.Upon transition of the Voltage Level Converter to the initial state and the mode of formation of low-level voltage GND at the output OUT, and at the output
Figure 00000013
high-level voltage VDD, to the input IN, and therefore, to the gates of N-type transistors 7 and 14, low-level voltage GND is supplied, and to the input
Figure 00000014
, and, therefore, to the gates of N-type transistors 8 and 11, the voltage of the logic unit is “1 *” (VCC), as a result of which transistors 7 and 14 are closed, and transistors 8 and 11 are opened. Through the open transistors 13 and 8, a low-level voltage GND is supplied to the gate of the transistor 6 and to the input of the first inverter. Therefore, the P-type 6 transistor opens, and a high level VDD voltage is generated at the output of the first inverter. At the same time, through the open transistors of P-type 3 and 6, the high-level voltage VDD is supplied to the gate of the transistor 5 and the input of the second inverter. Therefore, the P-type 5 transistor closes, and a low-level voltage GND is generated at the output of the first inverter. The low-level voltage GND from the output of the second inverter is supplied to the gates of the transistors 2 and 13 and the direct output OUT of the voltage level Converter. Therefore, the P-type 2 transistor opens, the N-type transistor 13 closes, and a low GND voltage is set at the direct output OUT of the Voltage Level Converter. At the same time, the high-level voltage VDD from the output of the first inverter is supplied to the gates of transistors 3 and 12 and the inverse output
Figure 00000015
Voltage level converter. Therefore, the P-type 3 transistor opens, the N-type 12 transistor closes, and at the inverse output
Figure 00000016
The voltage level converter sets the voltage to high level VDD. Thus, in pairs of chains of P-type high-conductivity transistors of the second 2 and fifth 5, third 3 and sixth 6, and N-type seventh 7 and twelfth 12, eighth 8 and thirteenth 13, one of the transistors (in this mode 3, 5 , 7 and 13) is closed, and at the inverse output
Figure 00000017
The voltage level converter has a high level voltage VDD ("1") obtained by converting the input high voltage of the logic unit "1 *" (VCC), and the direct output OUT of the Voltage level converter has a low level voltage GND ("0"). The voltage level converter circuit returns to its original state.

Таким образом, в предлагаемом Преобразователе уровня напряжения исключено протекание тока во время переходных процессов одновременно по цепочкам высокой проводимости Р- и N-типа. Поэтому формирование выходных сигналов высокого уровня VDD («1») на выходах прямом OUT или инверсном

Figure 00000018
проходит в переходном процессе противостояния тока, протекающего через цепочки транзисторов высокой проводимости и цепочки транзисторов низкой проводимости, что существенно ускоряет время этих переходных процессов по перезаряду выходных емкостей триггера, и, тем самым, повышает общее быстродействие работы схемы.Thus, in the proposed Converter voltage level excluded the flow of current during transients at the same time along the high conductivity chains of P - and N-type. Therefore, the formation of high-level output signals VDD ("1") at the outputs direct OUT or inverse
Figure 00000018
passes in the transient process of opposing the current flowing through the chains of transistors of high conductivity and the chain of transistors of low conductivity, which significantly accelerates the time of these transients by overcharging the output capacities of the trigger, and thereby increases the overall speed of the circuit.

Кроме того, в предлагаемом Преобразователе уровня напряжения, в отличие от известного Преобразователя уровней сигналов на МДП-транзисторах [1], к выходным узлам триггера, помимо затворов транзисторов инвертора, подключен затвор только одного транзистора P-типа, что уменьшает паразитную емкость выходных узлов триггера и дополнительно ускоряет переходный процесс переключения Преобразователя уровня напряжения.In addition, in the proposed Converter of voltage level, in contrast to the known Converter of signal levels on MIS transistors [1], in addition to the gates of the inverter transistors, the gate of only one P-type transistor is connected to the output nodes of the trigger, which reduces the parasitic capacitance of the output nodes of the trigger and further accelerates the switching process of the voltage level converter.

ЛитератураLiterature

1. Авторское свидетельство СССР (SU) №1538246, «Преобразователь уровней сигналов на МДП-транзисторах», / В.А. Максимов, А.Е. Заболотный и Я.Я. Петричкович // Бюллетень №3 от 23.01.90.1. USSR Author's Certificate (SU) No. 1538246, “Converter of signal levels on MIS transistors”, / V.A. Maximov, A.E. Zabolotny and Ya.Ya. Petrichkovich // Bulletin No. 3 of 01/23/90.

Claims (1)

Преобразователь уровня напряжения, содержащий полевые транзисторы Р-типа с первого по шестой и N-типа - седьмой и восьмой, входы прямого (IN) и инверсного (
Figure 00000019
) входных сигналов, соединенные с затворами, соответственно, седьмого и восьмого транзисторов, стоки которых соединены, соответственно, седьмого - со стоком шестого и затвором пятого транзисторов, а восьмого - со стоком пятого и затвором шестого транзисторов, и истоки транзисторов пятого и шестого соединены, соответственно, со стоками транзисторов второго и третьего, вывод питания высокого уровня напряжения (VDD), соединенный с истоками первого, второго, третьего и четвертого транзисторов, вывод питания низкого уровня напряжения (GND), отличающийся тем, что в него введены полевые транзисторы Р-типа - девятый и десятый, соединенные своими затворами с выводом питания низкого уровня напряжения (GND), истоками, соответственно, со стоками транзисторов первого и четвертого, а стоками, соответственно, со стоками пятого и шестого, полевые транзисторы N-типа с одиннадцатого по шестнадцатый, причем истоки одиннадцатого, двенадцатого, тринадцатого и четырнадцатого транзисторов соединены с выводом питания низкого уровня напряжения (GND), а стоки, соответственно, с истоками пятнадцатого, седьмого, восьмого и шестнадцатого транзисторов, затворы пятнадцатого и шестнадцатого - с выводом питания высокого уровня напряжения (VDD), а одиннадцатого и четырнадцатого, соответственно, с входами входных сигналов инверсного (
Figure 00000020
) и прямого (IN), и первый и второй инверторы, входы которых соединены, соответственно, первого инвертора со стоками транзисторов девятого и пятнадцатого и второго - со стоками десятого и шестнадцатого, выход первого инвертора - с затворами транзисторов первого, третьего и двенадцатого и является инверсным выходом (
Figure 00000021
) преобразователя уровня напряжения, а выход второго инвертора - с затворами транзисторов второго, четвертого и тринадцатого и является прямым выходом (OUT) преобразователя уровня напряжения.A voltage level converter containing P-type field-effect transistors from the first to the sixth and N-type - the seventh and eighth, direct (IN) and inverse (
Figure 00000019
) the input signals connected to the gates of the seventh and eighth transistors, respectively, the drains of which are connected, respectively, of the seventh to the drain of the sixth and the gate of the fifth transistors, and the eighth to the drain of the fifth and the gate of the sixth transistors, and the sources of the fifth and sixth transistors are connected, respectively, with the drains of the transistors of the second and third, high voltage level (VDD) power output connected to the sources of the first, second, third and fourth transistors, low voltage (GND) power output, I distinguish which consists of P-type field-effect transistors - the ninth and tenth, connected by their gates to the low voltage level (GND) power output, the sources, respectively, to the drains of the first and fourth transistors, and the drains, respectively, to the fifth and sixth, N-type field effect transistors from the eleventh to sixteenth, the sources of the eleventh, twelfth, thirteenth and fourteenth transistors being connected to the low voltage level (GND) power output, and the drains, respectively, to the sources of the fifteenth, seventh of the eighth, eighth and sixteenth transistors, the gates of the fifteenth and sixteenth - with a high voltage level output (VDD), and the eleventh and fourteenth, respectively, with the inputs of the inverse input signals (
Figure 00000020
) and direct (IN), and the first and second inverters, the inputs of which are connected, respectively, of the first inverter with the drains of the transistors of the ninth and fifteenth and second - with the drains of the tenth and sixteenth, the output of the first inverter - with the gates of the transistors of the first, third and twelfth and is inverse output (
Figure 00000021
) voltage level converter, and the output of the second inverter with the gates of the transistors of the second, fourth and thirteenth and is a direct output (OUT) of the voltage level converter.
RU2017140342A 2017-11-20 2017-11-20 Voltage level converter RU2667798C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017140342A RU2667798C1 (en) 2017-11-20 2017-11-20 Voltage level converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017140342A RU2667798C1 (en) 2017-11-20 2017-11-20 Voltage level converter

Publications (1)

Publication Number Publication Date
RU2667798C1 true RU2667798C1 (en) 2018-09-24

Family

ID=63668841

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017140342A RU2667798C1 (en) 2017-11-20 2017-11-20 Voltage level converter

Country Status (1)

Country Link
RU (1) RU2667798C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2712422C1 (en) * 2019-02-26 2020-01-28 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" High-voltage voltage level converter

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1129739A1 (en) * 1983-07-26 1984-12-15 Предприятие П/Я Ю-9270 Converter of voltage levels based on complementary insulated-gate field-effect transistors
SU1256165A1 (en) * 1985-03-20 1986-09-07 Организация П/Я В-8466 Versions of level converter
SU1538246A1 (en) * 1988-04-20 1990-01-23 Организация П/Я В-8466 Signal level converter with mis transistors
SU1775853A1 (en) * 1989-05-23 1992-11-15 Le N Proizv Ob Elektronmash Logical signal level cmos-transistor converter
US20060220682A1 (en) * 2005-03-29 2006-10-05 Youichi Satou Voltage level converter circuit and semiconductor integrated circuit device
US7804326B1 (en) * 2009-11-30 2010-09-28 Elite Semiconductor Memory Technology Inc. Voltage level shifter
WO2016057088A1 (en) * 2014-10-06 2016-04-14 Xilinx, Inc. Circuits for and methods of providing voltage level shifting in an integrated circuit device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1129739A1 (en) * 1983-07-26 1984-12-15 Предприятие П/Я Ю-9270 Converter of voltage levels based on complementary insulated-gate field-effect transistors
SU1256165A1 (en) * 1985-03-20 1986-09-07 Организация П/Я В-8466 Versions of level converter
SU1538246A1 (en) * 1988-04-20 1990-01-23 Организация П/Я В-8466 Signal level converter with mis transistors
SU1775853A1 (en) * 1989-05-23 1992-11-15 Le N Proizv Ob Elektronmash Logical signal level cmos-transistor converter
US20060220682A1 (en) * 2005-03-29 2006-10-05 Youichi Satou Voltage level converter circuit and semiconductor integrated circuit device
US7804326B1 (en) * 2009-11-30 2010-09-28 Elite Semiconductor Memory Technology Inc. Voltage level shifter
WO2016057088A1 (en) * 2014-10-06 2016-04-14 Xilinx, Inc. Circuits for and methods of providing voltage level shifting in an integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2712422C1 (en) * 2019-02-26 2020-01-28 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" High-voltage voltage level converter

Similar Documents

Publication Publication Date Title
RU2604054C1 (en) Voltage level converter
Liu et al. Design of 370-ps delay floating-voltage level shifters with 30-V/ns power supply slew tolerance
CN107223310B (en) Level conversion circuit and fingerprint identification device
US6777981B2 (en) Level shifting circuit
Larsen et al. High-voltage pulse-triggered SR latch level-shifter design considerations
US9762216B1 (en) Level shifter circuit using boosting circuit
RU2679186C1 (en) Voltage level converter
Sharma et al. Low power 8-bit ALU design using full adder and multiplexer
RU2380739C1 (en) Accumulator
RU2667798C1 (en) Voltage level converter
RU2702979C1 (en) High-voltage voltage level converter
Kamsani et al. A low power multiplexer based pass transistor logic full adder
RU2632567C1 (en) Voltage level converter
RU2642416C1 (en) Voltage logical level converter
RU2712422C1 (en) High-voltage voltage level converter
RU2739487C1 (en) Voltage level converter
RU2756445C1 (en) Voltage level converter
US20080024188A1 (en) Junction field effect transistor level shifting circuit
US11025237B1 (en) Zero static high-speed, low power level shifter
RU2664014C1 (en) Control signals generator circuit
Badel et al. Breaking the power-delay tradeoff: design of low-power high-speed MOS current-mode logic circuits operating with reduced supply voltage
RU2408922C1 (en) Single-digit binary summator
RU2771447C1 (en) Input register element
Hang et al. Novel CMOS ternary flip-flops using double pass-transistor logic
Kalyani et al. Energy efficient logic gates using subthreshold adiabatic logic

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20191121