RU2408922C1

RU2408922C1 - Single-digit binary summator

Info

Publication number: RU2408922C1
Application number: RU2009118642/08A
Authority: RU
Inventors: Владимир Владимирович Шубин (RU); Владимир Владимирович Шубин; Юрий Павлович Лебедев (RU); Юрий Павлович Лебедев
Original assignee: Владимир Владимирович Шубин; Юрий Павлович Лебедев
Priority date: 2009-05-18
Filing date: 2009-05-18
Publication date: 2011-01-10

Abstract

FIELD: information technologies. ^ SUBSTANCE: device comprises 10 field transistors of P-type conductivity, 10 field transistors of N-type conductivity, inputs of summands A and B, input of transfer CIN, outputs of supply of high and low voltage levels, the first inverter, output of which is the output of the transfer signal COUT, the second inverter, output of which is the output of the summation result S, double-input logical element AND-NOT and double-input logical element OR-NOT. ^ EFFECT: increased efficiency of transfer signal generation, due to reduction of capacitance loads in circuit of signal passage from input of transfer CIN to output COUT. ^ 1 dwg, 1 tbl

Description

Предлагаемое изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ.The present invention relates to computer technology and can be used in the construction of multi-bit high-speed adders and ALU.

Известен одноразрядный двоичный сумматор [а.с. №1034031, СССР, G06F 7/50], названный автором как «Одноразрядный двоичный сумматор на комплементарных МДП-транзисторах».Known single-bit binary adder [and.with. No. 1034031, USSR, G06F 7/50], named by the author as “One-bit binary adder on complementary MOS transistors”.

Недостатком известного одноразрядного двоичного сумматора является низкое быстродействие формирования сигнала переноса. В указанном одноразрядном двоичном сумматоре повышена длительность фронта и спада сигнала на выходе 5

, который является инверсным выходом сигнала переноса, за счет подключения дополнительной паразитной емкости в виде емкости затворов транзисторов 26 и 29. Поэтому появление сигнала переноса на выходе имеет дополнительную задержку, пропорциональную величине вклада дополнительной емкости в общую емкость узла выхода 5

.A disadvantage of the known single-bit binary adder is the low speed of the formation of the transfer signal. In the specified single-bit binary adder, the duration of the edge and the decay of the signal at the output 5 is increased

, which is the inverse output of the transfer signal, by connecting an additional parasitic capacitance in the form of the gate capacitance of transistors 26 and 29. Therefore, the appearance of the transfer signal at the output has an additional delay proportional to the contribution of the additional capacitance to the total capacity of the output node 5

.

Кроме того, известен одноразрядный двоичный сумматор [IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.32, NO.7, JULY 1997, p.1085, Fig.4(p)], являющийся прототипом предлагаемого изобретения и содержащий полевые транзисторы: первый, второй…, десятый, двадцать первый и двадцать второй - первого типа проводимости, одиннадцатый, двенадцатый…, двадцатый, двадцать третий и двадцать четвертый - второго типа проводимости, вход слагаемого А, соединенный с затворами третьего, четвертого, восьмого, двенадцатого, пятнадцатого, двадцатого, двадцать первого и двадцать третьего транзисторов, вход слагаемого В, соединенный с затворами второго, пятого, девятого, тринадцатого, шестнадцатого, девятнадцатого, двадцать второго и двадцать четвертого транзисторов, вход переноса C_IN, соединенный с затворами первого, шестого, десятого, одиннадцатого, семнадцатого и восемнадцатого транзисторов, вывод питания первого уровня напряжения, соединенный с истоками второго, четвертого, пятого, шестого, восьмого, двадцать первого и двадцать второго транзисторов, вывод питания второго уровня напряжения, соединенный с истоками тринадцатого, пятнадцатого, шестнадцатого, семнадцатого, двадцатого, двадцать третьего и двадцать четвертого транзисторов, причем сток второго транзистора соединен с истоком третьего, стоки четвертого, пятого и шестого транзисторов - с истоком седьмого, сток восьмого транзистора - с истоком девятого, сток девятого - с истоком десятого, стоки двадцать первого и двадцать второго транзисторов - с истоком первого, сток тринадцатого - с истоком двенадцатого, стоки пятнадцатого, шестнадцатого и семнадцатого транзисторов - с истоком четырнадцатого, сток двадцатого транзистора - с истоком девятнадцатого, сток девятнадцатого - с истоком восемнадцатого, стоки двадцать третьего и двадцать четвертого - с истоком одиннадцатого, стоки первого, третьего, одиннадцатого и двенадцатого транзисторов - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса C_OUT, а стоки седьмого, десятого, четырнадцатого и восемнадцатого транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S.In addition, a single-bit binary adder is known [IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.32, NO.7, JULY 1997, p.1085, Fig.4 (p)], which is a prototype of the present invention and containing field-effect transistors: first, second ..., tenth, twenty-first and twenty-second - of the first type of conductivity, eleventh, twelfth ..., twentieth, twenty-third and twenty-fourth - of the second type of conductivity, the input of the term A connected to the gates of the third, fourth, eighth, twelfth, fifteenth, twentieth , twenty first and twenty third transistors, stroke term B, is connected to the gates of the second, fifth, ninth, thirteenth, sixteenth, nineteenth, twenty second and twenty fourth transistors, C _IN transfer input coupled to the gates of the first, sixth, tenth, eleventh, seventeenth and eighteenth transistors, the output of the first power supply voltage level, connected to the sources of the second, fourth, fifth, sixth, eighth, twenty-first and twenty-second transistors, a power output of the second voltage level, connected to the sources of the thirteenth, stains on the twelfth, sixteenth, seventeenth, twentieth, twenty third and twenty fourth transistors, the drain of the second transistor connected to the source of the third, the drains of the fourth, fifth and sixth transistors to the source of the seventh, the drain of the eighth transistor with the source of the ninth, the drain of the ninth with the source of the tenth , the drains of the twenty-first and twenty-second transistors - with the source of the first, the drain of the thirteenth - with the source of the twelfth, the drains of the fifteenth, sixteenth and seventeenth transistors - with the source of the fourteenth, the drain of the twentieth transistor - with the source of the nineteenth, the drain of the nineteenth - with the source of the eighteenth, the drains of the twenty third and twenty fourth - with the source of the eleventh, the drains of the first, third, eleventh and twelfth transistors - with the gates of the seventh and fourteenth transistors and the input of the first inverter, the output of which is the signal output transfer C _OUT , and the drains of the seventh, tenth, fourteenth and eighteenth transistors with the input of the second inverter, the output of which is the output of the result of addition S.

Недостатком известного одноразрядного двоичного сумматора является низкое быстродействие формирования сигнала переноса. В указанном одноразрядном двоичном сумматоре вход переноса C_IN соединен с затворами трех комплементарных пар транзисторов, которые вносят основной вклад в величину паразитной входной емкости по этому входу. Так как входная емкость является емкостной нагрузкой для сигнала переноса C_IN, то ее величина оказывает непосредственное влияние на длительность переключения транзисторов, подсоединенных к входу переноса C_IN, и эта длительность, при прочих равных условиях, прямо пропорциональна значению этой емкости и, следовательно, значению времени формирования входного и, соответственно, выходного сигнала первого инвертора. Таким образом, повышенная величина значения паразитной входной емкости приводит к увеличению задержки формирования сигнала переноса на выходе C_OUT.A disadvantage of the known single-bit binary adder is the low speed of the formation of the transfer signal. In the indicated single-bit binary adder, the transfer input C _{IN is} connected to the gates of three complementary pairs of transistors, which make the main contribution to the value of the parasitic input capacitance at this input. Since the input capacitance is a capacitive load for the transfer signal C _IN , its value directly affects the switching time of the transistors connected to the transfer input C _IN , and this ceteris paribus is directly proportional to the value of this capacitance and, therefore, the value the time of formation of the input and, accordingly, the output signal of the first inverter. Thus, the increased value of the parasitic input capacitance leads to an increase in the delay in the formation of the transfer signal at the output C _OUT .

Задачей предлагаемого изобретения является повышение быстродействия формирования сигнала переноса на выходе C_OUT.The task of the invention is to increase the speed of formation of the transfer signal at the output C _OUT .

Поставленная задача достигается тем, что в одноразрядный двоичный сумматор, содержащий полевые транзисторы: первый, второй…, десятый - первого типа проводимости, одиннадцатый, двенадцатый…, двадцатый - второго типа проводимости, вход слагаемого А, соединенный с затворами третьего, четвертого, восьмого, двенадцатого, пятнадцатого и двадцатого транзисторов, вход слагаемого В, соединенный с затворами второго, пятого, девятого, тринадцатого, шестнадцатого и девятнадцатого транзисторов, вход переноса C_IN, соединенный с затворами первого, десятого, одиннадцатого и восемнадцатого транзисторов, вывод питания первого уровня напряжения, соединенный с истоками второго, четвертого, пятого, шестого и восьмого транзисторов, вывод питания второго уровня напряжения, соединенный с истоками тринадцатого, пятнадцатого, шестнадцатого, семнадцатого и двадцатого транзисторов, причем сток второго транзистора соединен с истоком третьего, стоки четвертого и пятого транзисторов - с истоком седьмого, сток восьмого транзистора - с истоком девятого, сток девятого - с истоком десятого, сток тринадцатого - с истоком двенадцатого, стоки пятнадцатого и шестнадцатого транзисторов - с истоком четырнадцатого, сток двадцатого транзистора - с истоком девятнадцатого, сток девятнадцатого - с истоком восемнадцатого, стоки первого, третьего, одиннадцатого и двенадцатого транзисторов - с затворами седьмого и четырнадцатого транзисторов и входом первого инвертора, выход которого является выходом сигнала переноса C_OUT, а стоки седьмого, десятого, четырнадцатого и восемнадцатого транзисторов - с входом второго инвертора, выход которого является выходом результата сложения S, введены двухвходовой логический элемент И-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоком первого транзистора и затвором шестого транзистора, сток которого соединен со стоком девятого и истоком десятого транзисторов, и двухвходовой логический элемент ИЛИ-НЕ, первый и второй входы которого соединены с входами слагаемых соответственно А и В, а выход - с истоком одиннадцатого транзистора и с затвором семнадцатого транзистора, сток которого соединен со стоком девятнадцатого и истоком восемнадцатого транзисторов.The task is achieved in that in a single-bit binary adder containing field-effect transistors: first, second ..., tenth - of the first type of conductivity, eleventh, twelfth ..., twentieth - of the second type of conductivity, the input of the term A, connected to the gates of the third, fourth, eighth, twelfth, fifteenth and twentieth transistors summand input B connected to the gates of the second, fifth, ninth, thirteenth, sixteenth and nineteenth transistors carry input C _IN, connected to the gate electrodes of the first, tenth addition, the eleventh and eighteenth transistors, the power supply of the first voltage level connected to the sources of the second, fourth, fifth, sixth and eighth transistors, the power supply of the second voltage level connected to the sources of the thirteenth, fifteenth, sixteenth, seventeenth and twentieth transistors, and the drain of the second the transistor is connected to the source of the third, the drains of the fourth and fifth transistors to the source of the seventh, the drain of the eighth transistor to the source of the ninth, the drain of the ninth to the source of the tenth, the stock of thirteen - with the source of the twelfth, the drains of the fifteenth and sixteenth transistors - with the source of the fourteenth, the drain of the twentieth transistor - with the source of the nineteenth, the drain of the nineteenth - with the source of the eighteenth, the drains of the first, third, eleventh and twelfth transistors - with the gates of the seventh and fourteenth transistors and the input an inverter, the output of which is the output carry signal C _OUT, and the drains of the seventh, tenth, fourteenth and eighteenth transistors - to the input of the second inverter, the output of which is in In the course of the result of addition S, a two-input AND gate is introduced, the first and second inputs of which are connected to the inputs of the terms A and B, respectively, and the output is connected to the source of the first transistor and the gate of the sixth transistor, the drain of which is connected to the drain of the ninth and the source of the tenth transistor, and a two-input logic element OR NOT, the first and second inputs of which are connected to the inputs of the terms A and B, respectively, and the output is connected to the source of the eleventh transistor and to the gate of the seventeenth transistor, the drain of which is connected to one hundred th nineteenth and eighteenth-source transistors.

Таким образом, в предлагаемом одноразрядном двоичном сумматоре к входу C_IN подключено две комплементарные пары транзисторов, вместо трех у прототипа, что позволяет повысить быстродействие формирования сигнала переноса на выходе C_OUT.Thus, in the proposed single-bit binary adder, two complementary pairs of transistors are connected to the C _IN input, instead of three of the prototype, which improves the speed of transfer signal generation at the C _OUT output.

На чертеже приведен предлагаемый одноразрядный двоичный сумматор, реализованный на КМОП транзисторах, в котором в качестве полевых транзисторов с каналом первого типа проводимости использованы МОП транзисторы Р-типа, а в качестве полевых транзисторов с каналом второго типа проводимости - МОП транзисторы N-типа, на выводы питания первого и второго уровней напряжения поданы напряжения соответственно высокого и низкого уровней.The drawing shows the proposed single-bit binary adder implemented on CMOS transistors, in which P-type MOSFETs are used as field-effect transistors with a channel of the first type, and N-type MOSFETs as field-effect transistors with a channel of a second type of conductivity The first and second voltage levels are supplied with high and low voltage, respectively.

Предлагаемый одноразрядный двоичный сумматор содержит полевые транзисторы: первый 1, второй 2…, десятый 10 - первого типа проводимости, одиннадцатый 11, двенадцатый 12…, двадцатый 20 - второго типа проводимости, двухвходовой логический элемент И-НЕ 21, выход которого соединен с истоком первого 1 и затвором шестого 6 транзисторов, двухвходовой логический элемент ИЛИ-НЕ 22, выход которого соединен с истоком одиннадцатого 11 и затвором семнадцатого 17 транзисторов, вход слагаемого А, соединенный с затворами третьего 3, четвертого 4, восьмого 8, двенадцатого 12, пятнадцатого 15 и двадцатого 20 транзисторов и первыми входами двухвходовых элементов И-НЕ 21 и ИЛИ-НЕ 22, вход слагаемого В, соединенный с затворами второго 2, пятого 5, девятого 9, тринадцатого 13, шестнадцатого 16 и девятнадцатого 19 транзисторов и вторыми входами двухвходовых элементов И-НЕ 21 и ИЛИ-НЕ 22, вход переноса C_IN, соединенный с затворами первого 1, десятого 10, одиннадцатого 11 и восемнадцатого 18 транзисторов, вывод питания первого уровня напряжения 23, соединенный с истоками второго 2, четвертого 4, пятого 5, шестого 6 и восьмого 8 транзисторов, вывод питания второго уровня напряжения 24, соединенный с истоками тринадцатого 13, пятнадцатого 15, шестнадцатого 16, семнадцатого 17 и двадцатого 20 транзисторов, причем сток второго 2 транзистора соединен с истоком третьего 3, стоки четвертого 4 и пятого 5 транзисторов - с истоком седьмого 7, сток восьмого 8 транзистора - с истоком девятого 9, стоки шестого 6 и девятого 9 - с истоком десятого 10, сток тринадцатого 13 - с истоком двенадцатого 12, стоки пятнадцатого 15 и шестнадцатого 16 транзисторов - с истоком четырнадцатого 14, сток двадцатого транзистора 20 - с истоком девятнадцатого 19, стоки семнадцатого 17 и девятнадцатого 19 - с истоком восемнадцатого 18, стоки первого 1, третьего 3, одиннадцатого 11 и двенадцатого 12 транзисторов - с затворами седьмого 7 и четырнадцатого 14 транзисторов и входом первого инвертора 25, выход которого является выходом сигнала переноса C_OUT, а стоки седьмого 7, десятого 10, четырнадцатого 14 и восемнадцатого 18 транзисторов - с входом второго инвертора 26, выход которого является выходом результата сложения S.The proposed single-bit binary adder contains field-effect transistors: first 1, second 2 ..., tenth 10 - of the first type of conductivity, eleventh 11, twelfth 12 ..., twentieth 20 - of the second type of conductivity, two-input logic element AND-NOT 21, the output of which is connected to the source of the first 1 and the gate of the sixth 6 transistors, a two-input logic element OR NOT 22, the output of which is connected to the source of the eleventh 11 and the gate of the seventeenth 17 transistors, the input of the term A connected to the gates of the third 3, fourth 4, eighth 8, twelve 12th, fifteenth 15th and twentieth 20th transistors and the first inputs of the two-input elements AND 21 and OR 22, the input of the term B connected to the gates of the second 2, fifth 5, ninth 9, thirteenth 13, sixteenth 16 and nineteenth 19 transistors and the second inputs of two-input elements AND-NOT 21 and OR-NOT 22, the transfer input C _IN connected to the gates of the first 1, tenth 10, eleventh 11 and eighteenth 18 transistors, the power output of the first voltage level 23, connected to the sources of the second 2, fourth 4 fifth 5th, sixth 6th and eighth 8th trans orov, the power output of the second voltage level 24, connected to the sources of the thirteenth 13, fifteenth 15, sixteenth 16, seventeenth 17 and twentieth 20 transistors, and the drain of the second 2 transistor is connected to the source of the third 3, the drains of the fourth 4 and fifth 5 transistors - to the source of the seventh 7, the drain of the eighth 8 transistor - with the source of the ninth 9, the drain of the sixth 6 and the ninth 9 - with the source of the tenth 10, the drain of the thirteenth 13 - with the source of the twelfth 12, the drain of the fifteenth 15 and sixteenth 16 transistors - with the source of the fourteenth 14, drain of the twentieth ora 20 - with a source of the nineteenth 19, drains of the seventeenth 17 and nineteenth 19 - with a source of the eighteenth 18, drains of the first 1, third 3, eleventh 11 and twelfth 12 transistors - with gates of the seventh 7 and fourteenth 14 transistors and the input of the first inverter 25, the output of which is the output of the transfer signal C _OUT , and the drains of the seventh 7, tenth 10, fourteenth 14 and eighteenth 18 transistors are with the input of the second inverter 26, the output of which is the output of the result of addition S.

Допускается произвольное выполнение логических элементов первого и второго инверторов и двухвходовых элементов И-НЕ и ИЛИ-НЕ, реализующих соответствующую функцию.Arbitrary execution of logic elements of the first and second inverters and two-input elements AND-NOT and OR-NOT that implement the corresponding function is allowed.

Предлагаемый одноразрядный двоичный сумматор представляет собой логическую схему комбинационного типа и работает следующим образом.The proposed single-bit binary adder is a combinational type logic circuit and operates as follows.

На входы слагаемых А и В поступают значения сигналов требующих сложения, а на вход переноса C_IN - значение сигнала переноса.The inputs of the terms A and B receive the values of the signals requiring addition, and the transfer signal C _IN receives the value of the transfer signal.

В результате действия сигналов, поступающих на входы одноразрядного двоичного сумматора C_IN, А и В, на его выходах C_OUT и S должны появиться значения сигналов, соответствующих нижеприведенной таблице истинности.As a result of the action of the signals supplied to the inputs of the single-bit binary adder C _IN , A and B, the values of the signals corresponding to the truth table below should appear on its outputs C _OUT and S.

Таблица истинности одноразрядного двоичного сумматораThe truth table of a single-bit binary adder № комбинацииCombination number C_IN C _IN АBUT ВAT C_OUT C _OUT SS 1one 00 00 00 00 00 22 00 00 1one 00 1one 33 00 1one 00 00 1one 4four 00 1one 1one 1one 00 55 1one 00 00 00 1one 66 1one 00 1one 1one 00 77 1one 1one 00 1one 00 88 1one 1one 1one 1one 1one

В комбинациях №№1-4 на вход переноса C_IN и на затворы подключенных к нему транзисторов 1, 10, 11, 18 поступает напряжение низкого уровня, которое соответствует значению «0» таблицы истинности одноразрядного двоичного сумматора. Поэтому транзисторы Р-типа 1 и 10 открываются, а N-типа 11 и 18 закрываются.In combinations No. 1-4, the low-voltage voltage is supplied to the transfer input C _IN and to the gates of the transistors 1, 10, 11, 18 connected to it, which corresponds to the value “0” of the truth table of a single-bit binary adder. Therefore, P-type transistors 1 and 10 open, and N-types 11 and 18 are closed.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 2-5, 8 и 9, подключенные своими затворами к этим входам, открываются, а N-типа 12, 13, 15, 16, 19, 20 закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение высокого уровня, которое соответствует значению «1» таблицы истинности одноразрядного двоичного сумматора и которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор Р-типа 6 закрывается, а транзистор N-типа 17 открывается. Через открытые транзисторы 2, 3 с вывода питания высокого уровня напряжения 23 и с выхода двухвходового логического элемента И-НЕ 21 через открытый транзистор 1 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение высокого уровня - «1», то после инверсии на его выходе С_OUT формируется напряжение низкого уровня - «0». Одновременно через открытые транзисторы 8, 9 и 10 с вывода питания высокого уровня напряжения 23 на вход второго инвертора 26 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом входы первого 25 и второго 26 инверторов остаются изолированными от напряжения низкого уровня закрытыми транзисторами N-типа 12, 13, 15, 16, 18-20. Таким образом, реализуется комбинация №1 таблицы истинности одноразрядного двоичного сумматора.If, at the same time, low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 2-5, 8 and 9, connected by their gates to these inputs, open, and N-types 12, 13, 15, 16, 19, 20 are closed, and at the outputs of the two-input logic elements AND-NOT 21 and OR-NOT 22, in accordance with the functions performed by them, a high-level voltage is generated that corresponds to the value “1” of the truth table of a single-bit binary adder and which comes from the output of the two-input logic element AND NOT 21 to the source of the transistor 1 and the gate of the transistor 6 and the output from the two-input logic OR-NO element 22 to the source of transistor 11 and the gate of transistor 17. Therefore, the P-type transistor 6 is closed, and the N-type transistor 17 is turned on. Through the open transistors 2, 3 from the output of the high voltage level 23 and from the output of the two-input logic element AND-21 through the open transistor 1, the gates of the transistors 7, 14 and the input of the first inverter 25 receive a high level voltage - "1", which closes the P-type transistor 7 and opens the N-type transistor 14. Since the high level voltage is “1” at the input of the first inverter 25, a low level voltage “0” is formed at its output C _OUT after inversion. At the same time, through open transistors 8, 9 and 10 from the output of the high voltage level power supply 23, the high level voltage “1” is supplied to the input of the second inverter 26. Therefore, at the output S of this inverter, an inverse with respect to the input voltage of a low level is formed - "0". In this case, the inputs of the first 25 and second 26 inverters remain isolated from low-level voltage by closed N-type transistors 12, 13, 15, 16, 18-20. Thus, the combination No. 1 of the truth table of a single-bit binary adder is implemented.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) - высокого «1», то транзисторы Р-типа 3(2), 4(5), 8(9) и N-типа 13(12), 16(15), 19(20), подключенные своими затворами к этим входам, открываются, а Р-типа 2(3), 5(4), 9(8) и N-типа 12(13), 15(16), 20(19) закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение соответственно на выходе двухвходового логического элемента И-НЕ 21 высокого уровня - «1», которое поступает на исток транзистора 1 и затвор транзистора 6, а на выходе двухвходового логического элемента ИЛИ-НЕ 22 низкого уровня - «0», которое поступает на исток транзистора 11 и затвор транзистора 17. Поэтому транзисторы 6 и 17 закрываются. Через открытый транзистор 1 с выхода двухвходового логического элемента И-НЕ 21 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение высокого уровня - «1» и поэтому транзистор Р-типа 7 закрывается, а N-типа 14 открывается. Так как на входе первого инвертора 25 напряжение высокого уровня - «1», то после инверсии на его выходе C_OUT формируется напряжение низкого уровня - «0». В то же время через открытые транзисторы N-типа 14 и 16(15) с вывода питания низкого уровня 24 на вход второго инвертора 26 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 25 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 11 и 12(13), а вход второго 26 - от напряжения высокого уровня закрытыми транзисторами Р-типа 6, 7 и 9(8). Таким образом, реализуется комбинация №2(№3) таблицы истинности одноразрядного двоичного сумматора.If the input of the term A (B) receives a low level voltage - “0”, and the input of the term B (A) - a high “1”, then P-type transistors 3 (2), 4 (5), 8 (9 ) and N-types 13 (12), 16 (15), 19 (20), connected by their gates to these inputs, open, and P-types 2 (3), 5 (4), 9 (8) and N- type 12 (13), 15 (16), 20 (19) are closed, and at the outputs of the two-input logic elements AND-NOT 21 and OR-NOT 22, in accordance with the functions performed by them, a voltage is formed respectively at the output of the two-input logic element And NOT 21 high level - "1", which goes to the source of transistor 1 and the gate ranzistora 6, and the output two-input NAND gate 22, NOR low level - "0" is supplied to the source of the transistor 11 and the gate of transistor 17. Therefore, the transistors 6 and 17 are closed. Through the open transistor 1 from the output of the two-input logic element AND-NOT 21, the gates of the transistors 7, 14 and the input of the first inverter 25 receive a high level voltage of "1" and therefore the P-type transistor 7 closes, and the N-type 14 opens. Since the high level voltage is “1” at the input of the first inverter 25, then after inversion, a low level voltage “0” is formed at its output C _OUT . At the same time, through open N-type transistors 14 and 16 (15), a low level voltage “0” is supplied to the input of the second inverter 26 from the low level power supply 24. Therefore, at the output S of this inverter, an inverse voltage of a high level, “1”, is generated. In this case, the input of the first inverter 25 remains isolated from the low level voltage by closed N-type transistors 11 and 12 (13), and the input of the second 26 from the high level voltage by closed P-type transistors 6, 7 and 9 (8). Thus, the combination No. 2 (No. 3) of the truth table of a single-bit binary adder is implemented.

В случае, когда на входы А и В поступает напряжение высокого уровня - «1», транзисторы Р-типа 2-5, 8 и 9, подключенные своими затворами к этим входам, закрываются, а N-типа 12, 13, 15, 16, 19 и 20 открываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение низкого уровня - «0», которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 - на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор 6 открывается, а транзистор 17 закрывается. Через открытые транзисторы 12, 13 с вывода питания низкого уровня напряжения 24 и с выхода двухвходового логического элемента И-НЕ 21 через открытый транзистор 1 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение низкого уровня - «0», которое открывает транзистор Р-типа 7 и закрывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение низкого уровня - «0», то после инверсии на его выходе C_OUT формируется напряжение высокого уровня - «1». Одновременно с вывода питания высокого уровня напряжения 23 через открытые транзисторы 6 на вход второго инвертора 26 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 25 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 2 и 3, а вход второго 26 - от напряжения низкого уровня закрытыми транзисторами N-типа 14, 17 и 18. Таким образом, реализуется комбинация №4 таблицы истинности одноразрядного двоичного сумматора.In the case when a high level voltage “1” is applied to inputs A and B, P-type transistors 2-5, 8 and 9, connected by their gates to these inputs, are closed, and N-type 12, 13, 15, 16 , 19 and 20 are opened, and at the outputs of the two-input logic elements AND-NOT 21 and OR-NOT 22, in accordance with the functions performed by them, a low level voltage is generated - "0", which comes respectively from the output of the two-input logic element AND-NOT 21 - to the source of the transistor 1 and the gate of the transistor 6, and from the output of the two-input logic element OR-NOT 22 to the source of the trans stories 11 and the gate of transistor 17. Therefore, transistor 6 is opened and the transistor 17 is closed. Through the open transistors 12, 13 from the output of the low-voltage power supply 24 and from the output of the two-input logic element AND-NOT 21 through the open transistor 1, the gates of the transistors 7, 14 and the input of the first inverter 25 receive a low level voltage - "0", which opens the P-type transistor 7 and closes the N-type transistor 14. Since the low level voltage is “0” at the input of the first inverter 25, a high level voltage “1” is formed at its output C _OUT after inversion. Simultaneously with the output power high voltage level 23 through the open transistors 6 to the input of the second inverter 26 receives a high level voltage - "1". Therefore, at the output S of this inverter, an inverse with respect to the input voltage of a low level is formed - "0". In this case, the input of the first inverter 25 remains isolated from the high level voltage by closed P-type transistors 2 and 3, and the input of the second 26 from the low level voltage by the closed N-type transistors 14, 17 and 18. Thus, the combination No. 4 of the truth table single bit binary adder.

В комбинациях №№5-8 на вход переноса C_IN и на затворы подключенных к нему транзисторов 1, 10, 11, 18 поступает напряжение высокого уровня. Поэтому транзисторы Р-типа 1 и 10 закрываются, a N-типа 11 и 18 открываются.In combinations No. 5-8, a high level voltage is supplied to the transfer input C _IN and to the gates of the transistors 1, 10, 11, 18 connected to it. Therefore, P-type transistors 1 and 10 are closed, and N-types 11 and 18 are opened.

Если при этом на входы слагаемых А и В поступает напряжение низкого уровня, то транзисторы Р-типа 2-5, 8 и 9, подключенные своими затворами к этим входам, открываются, а N-типа 12, 13, 15, 16, 19, 20 закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение высокого уровня - «1», которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор Р-типа 6 закрывается, а транзистор N-типа 17 открывается. Через открытые транзисторы 2, 3 с вывода питания высокого уровня напряжения 23 и с выхода двухвходового логического элемента ИЛИ-НЕ 22 через открытый транзистор 11 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение высокого уровня - «1», которое закрывает транзистор Р-типа 7 и открывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение высокого уровня - «1», то после инверсии на его выходе C_OUT формируется напряжение низкого уровня - «0». Одновременно через открытые транзисторы 17 и 18 с вывода питания низкого уровня напряжения 24 на вход второго инвертора 26 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом вход первого инвертора 25 остается изолированным от напряжения низкого уровня закрытыми транзисторами N-типа 12 и 13, а вход второго инвертора 26 - от напряжения высокого уровня закрытыми транзисторами Р-типа 6, 7 и 10. Таким образом, реализуется комбинация №5 таблицы истинности одноразрядного двоичного сумматора.If, at the same time, low-level voltage is supplied to the inputs of the terms A and B, then P-type transistors 2-5, 8 and 9, connected by their gates to these inputs, open, and N-types 12, 13, 15, 16, 19, 20 are closed, and at the outputs of the two-input logic elements AND-NOT 21 and OR-NOT 22, in accordance with the functions performed by them, a high level voltage is generated - "1", which is supplied respectively from the output of the two-input logic element AND-NOT 21 to the source of the transistor 1 and the gate of the transistor 6, and from the output of the two-input logic element OR-NOT 22 to the source the transistor 11 and the gate of the transistor 17. Therefore, the P-type transistor 6 is closed, and the N-type transistor 17 is opened. Through the open transistors 2, 3 from the output of the high-voltage power supply 23 and from the output of the two-input logic element OR-NOT 22 through the open transistor 11, the high-voltage voltage “1” is supplied to the gates of the transistors 7, 14 and to the input of the first inverter 25, which closes the P-type transistor 7 and opens the N-type transistor 14. Since the high level voltage is “1” at the input of the first inverter 25, a low level voltage “0” is formed at its output C _OUT after inversion. At the same time, through open transistors 17 and 18, from the output of the low voltage level 24 power supply, the low level voltage “0” is supplied to the input of the second inverter 26. Therefore, at the output S of this inverter, an inverse voltage of a high level, “1”, is generated. In this case, the input of the first inverter 25 remains isolated from the low level voltage by closed N-type transistors 12 and 13, and the input of the second inverter 26 is isolated from the high level voltage by closed P-type transistors 6, 7 and 10. Thus, the combination No. 5 of the table the truth of a single bit binary adder.

Если же на вход слагаемого А(В) поступает напряжение низкого уровня - «0», а на вход слагаемого В(А) - высокого «1», то транзисторы Р-типа 3(2), 4(5), 8(9) и N-типа 13(12), 16(15), 19(20), подключенные своими затворами к этим входам, открываются, а Р-типа 2(3), 5(4), 9(8) и N-типа 12(13), 15(16), 20(19) закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение соответственно на выходе двухвходового логического элемента И-НЕ 21 высокого уровня «1», которое поступает на исток транзистора 1 и затвор транзистора 6, а на выходе двухвходового логического элемента ИЛИ-НЕ 22 низкого уровня «0», которое поступает на исток транзистора 11 и затвор транзистора 17. Поэтому транзисторы Р-типа 6 и N-типа 17 закрываются. Через открытый транзистор 11 с выхода двухвходового логического элемента ИЛИ-НЕ 22 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение низкого уровня - «0», которое открывает транзистор Р-типа 7 и закрывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение низкого уровня - «0», то после инверсии на его выходе C_OUT формируется напряжение высокого уровня - «1». В то же время через открытые транзисторы Р-типа 4(5) и 7 с вывода питания высокого уровня 23 на вход второго инвертора 26 поступает напряжение высокого уровня - «1». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение низкого уровня - «0». При этом вход первого инвертора 25 остается изолированным от напряжения высокого уровня закрытыми транзисторами Р-типа 1 и 2(3), а вход второго 26 - от напряжения низкого уровня закрытыми транзисторами N-типа 14, 17 и 20(19). Таким образом, реализуется комбинация №6(№7) таблицы истинности одноразрядного двоичного сумматора.If the input of the term A (B) receives a low level voltage - “0”, and the input of the term B (A) - a high “1”, then P-type transistors 3 (2), 4 (5), 8 (9 ) and N-types 13 (12), 16 (15), 19 (20), connected by their gates to these inputs, open, and P-types 2 (3), 5 (4), 9 (8) and N- type 12 (13), 15 (16), 20 (19) are closed, and at the outputs of the two-input logic elements AND-NOT 21 and OR-NOT 22, in accordance with the functions performed by them, a voltage is formed respectively at the output of the two-input logic element And NOT 21 high level "1", which goes to the source of transistor 1 and the gate anzistora 6, and the output two-input NAND gate 22, NOR low level "0" is supplied to the transistor 11, the source and the gate of transistor 17. Therefore, the P-type transistors 6 and the N-type 17 closing. Through the open transistor 11 from the output of the two-input logic element OR NOT 22, the gates of the transistors 7, 14 and the input of the first inverter 25 receive a low level voltage - "0", which opens the P-type transistor 7 and closes the N-type transistor 14. So as at the input of the first inverter 25 the low level voltage is “0”, then after inversion at its output C _OUT a high level voltage is formed - “1”. At the same time, through open P-type transistors 4 (5) and 7, a high level voltage “1” is supplied to the input of the second inverter 26 from the high level power supply 23. Therefore, at the output S of this inverter, an inverse with respect to the input voltage of a low level is formed - "0". The input of the first inverter 25 remains isolated from the high level voltage by closed P-type transistors 1 and 2 (3), and the input of the second 26 from the low level voltage by closed N-type transistors 14, 17 and 20 (19). Thus, the combination No. 6 (No. 7) of the truth table of a single-bit binary adder is implemented.

В случае когда на входы слагаемых А и В поступает напряжение высокого уровня, то транзисторы N-типа 12, 13, 15, 16, 19 и 20, подключенные своими затворами к этим входам, открываются, а Р-типа 2-5, 8, 9 закрываются, и на выходах двухвходовых логических элементов И-НЕ 21 и ИЛИ-НЕ 22, в соответствии с выполняемыми ими функциями, формируется напряжение низкого уровня - «0», которое поступает соответственно с выхода двухвходового логического элемента И-НЕ 21 на исток транзистора 1 и затвор транзистора 6, а с выхода двухвходового логического элемента ИЛИ-НЕ 22 на исток транзистора 11 и затвор транзистора 17. Поэтому транзистор Р-типа 6 открывается, а транзистор N-типа 17 закрывается. Через открытые транзисторы 12, 13 с вывода питания низкого уровня напряжения 24 и с выхода двухвходового логического элемента ИЛИ-НЕ 22 через открытый транзистор 11 на затворы транзисторов 7, 14 и на вход первого инвертора 25 поступает напряжение низкого уровня - «0», которое открывает транзистор Р-типа 7 и закрывает транзистор N-типа 14. Так как на входе первого инвертора 25 напряжение низкого уровня - «0», то после инверсии на его выходе C_OUT формируется напряжение высокого уровня - «1». Одновременно через открытые транзисторы 18, 19 и 20 с вывода питания низкого уровня напряжения 24 на вход второго инвертора 26 поступает напряжение низкого уровня - «0». Поэтому на выходе S этого инвертора формируется инверсное относительно входного напряжение высокого уровня - «1». При этом входы первого 25 и второго 26 инверторов остаются изолированными от напряжения высокого уровня закрытыми транзисторами Р-типа 2-5, 8-10. Таким образом, реализуется комбинация №8 таблицы истинности одноразрядного двоичного сумматора.In the case when the inputs of the terms A and B receive a high level voltage, then the N-type transistors 12, 13, 15, 16, 19 and 20, connected by their gates to these inputs, open, and the P-type 2-5, 8, 9 are closed, and at the outputs of the two-input logic elements AND-NOT 21 and OR-NOT 22, in accordance with the functions performed by them, a low-level voltage is generated - "0", which comes from the output of the two-input logic element AND-NOT 21 to the source of the transistor 1 and the gate of transistor 6, and from the output of the two-input logic element OR-NOT 22 to the source transistor 11 and the gate of transistor 17. Therefore, the P-type transistor 6 is opened, and the N-type transistor 17 closes. Through the open transistors 12, 13 from the output of the low voltage level 24 and from the output of the two-input logic element OR-NOT 22 through the open transistor 11, the gates of the transistors 7, 14 and the input of the first inverter 25 receive a low level voltage - "0", which opens the P-type transistor 7 and closes the N-type transistor 14. Since the low level voltage is “0” at the input of the first inverter 25, a high level voltage “1” is formed at its output C _OUT after inversion. At the same time, through open transistors 18, 19 and 20, from the output of the low-voltage power supply 24, the low-voltage voltage “0” is supplied to the input of the second inverter 26. Therefore, at the output S of this inverter, an inverse voltage of a high level, “1”, is generated. At the same time, the inputs of the first 25 and second 26 inverters remain isolated from high-level voltage by closed P-type transistors 2-5, 8-10. Thus, a combination of No. 8 truth tables of a single-bit binary adder is implemented.

В предлагаемой схеме одноразрядного двоичного сумматора исключено соединение затворов шестого и семнадцатого транзисторов с входом переноса C_IN, вследствие чего суммарная емкость входа переноса C_IN уменьшена. Таким образом, при прочих равных условиях длительность фронта и спада входного сигнала на входе переноса C_IN уменьшена, благодаря чему ускорено переключение первого и одиннадцатого транзисторов и, следовательно, появление сигнала на входе первого инвертора. Так как сигнал на входе первого инвертора появляется быстрее, то инвертор соответственно переключается быстрее и сигнал на его выходе появляется быстрее тоже.In the proposed single-bit binary adder circuit, the connection of the gates of the sixth and seventeenth transistors with the transfer input C _{IN is} excluded, as a result of which the total capacity of the transfer input C _{IN is} reduced. Thus, ceteris paribus, the duration of the rise and fall of the input signal at the transfer input C _{IN is} reduced, which accelerates the switching of the first and eleventh transistors and, therefore, the appearance of the signal at the input of the first inverter. Since the signal at the input of the first inverter appears faster, the inverter accordingly switches faster and the signal at its output appears faster too.

Таким образом, в предлагаемом одноразрядном двоичном сумматоре повышено быстродействие формирования сигнала переноса на выходе C_OUT.Thus, in the proposed single-bit binary adder, the speed of formation of the transfer signal at the output C _{OUT is} increased.

Claims

A one-bit binary adder containing the first to tenth field effect transistors of the P-type, the eleventh to the twentieth field effect transistors of the N-type, the input of the term A, connected to the gates of the third, fourth, eighth, twelfth, fifteenth and twentieth transistors, the input of the term B connected with gates of the second, fifth, ninth, thirteenth, sixteenth and nineteenth transistors, transfer input C _IN connected to the gates of the first, tenth, eleventh and eighteenth transistors, high level power output voltage connected to the sources of the second, fourth, fifth, sixth and eighth transistors, a low voltage power output connected to the sources of the thirteenth, fifteenth, sixteenth, seventeenth and twentieth transistors, the drain of the second transistor connected to the source of the third, drain of the fourth and fifth transistors - with the source of the seventh, drain of the eighth transistor - with the source of the ninth, drain of the ninth - with the source of the tenth, drain of the thirteenth - with the source of the twelfth, drains of the fifteenth and sixteenth transistor c - with the source of the fourteenth, the drain of the twentieth transistor with the source of the nineteenth, the drain of the nineteenth with the source of the eighteenth, the drains of the first, third, eleventh and twelfth transistors - with the gates of the seventh and fourteenth transistors and the input of the first inverter, the output of which is the output of the transfer signal C _OUT and the drains of the seventh, tenth, fourteenth and eighteenth transistors are with the input of the second inverter, the output of which is the output of the result of addition S, characterized in that a two-input AND gate, the first and second inputs of which are connected to the inputs of the terms A and B, respectively, and the output - with the source of the first transistor and the gate of the sixth transistor, the drain of which is connected to the drain of the ninth and the source of the tenth transistors, and a two-input logic gate OR , the first and second inputs of which are connected to the inputs of the terms A and B, respectively, and the output - with the source of the eleventh transistor and with the gate of the seventeenth transistor, whose drain is connected to the drain of the nineteenth and the source of the eighteenth trans tors.