RU2712422C1 - High-voltage voltage level converter - Google Patents

High-voltage voltage level converter Download PDF

Info

Publication number
RU2712422C1
RU2712422C1 RU2019105416A RU2019105416A RU2712422C1 RU 2712422 C1 RU2712422 C1 RU 2712422C1 RU 2019105416 A RU2019105416 A RU 2019105416A RU 2019105416 A RU2019105416 A RU 2019105416A RU 2712422 C1 RU2712422 C1 RU 2712422C1
Authority
RU
Russia
Prior art keywords
source
transistors
transistor
voltage
drain
Prior art date
Application number
RU2019105416A
Other languages
Russian (ru)
Inventor
Владимир Владимирович Шубин
Александр Викторович Глухов
Владислав Михайлович Быков
Андрей Витальевич Егоркин
Original Assignee
Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" filed Critical Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ"
Priority to RU2019105416A priority Critical patent/RU2712422C1/en
Application granted granted Critical
Publication of RU2712422C1 publication Critical patent/RU2712422C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: computer engineering.
SUBSTANCE: invention relates to the computer engineering. Technical result is achieved due to circuit of High-voltage voltage level converter, which contains: seven P-type field-effect transistors (1–7) and seven N-type transistors (8–14), IN signal input, inputs of reference voltage sources
Figure 00000012
VDD and
Figure 00000013
VDD, inverse output
Figure 00000014
, power supply terminals of high voltage level VCC and VDD and low voltage level VSS.
EFFECT: increased efficiency of digital CMOS of shift circuit.
1 cl, 1 dwg

Description

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при согласовании схем, имеющих различные уровни напряжений источников питания и(или) внутренних сигналов.The present invention relates to digital computing and can be used to coordinate circuits having different voltage levels of power supplies and (or) internal signals.

Известна Цифровая КМОП схема сдвига [1]. Это устройство предназначено для преобразования уровня напряжения входного сигнала с низкой амплитудой в выходной сигнал с уровнем напряжения высокой амплитуды (например, при сопряжении ТТЛ- и КМДП логических элементов).Known Digital CMOS shift scheme [1]. This device is designed to convert the voltage level of the input signal with low amplitude to the output signal with the voltage level of high amplitude (for example, when pairing TTL- and KMDP logic elements).

Недостатком указанной выше схемы является низкое быстродействие. Низкое быстродействие схемы вызвано задержкой появления напряжения низкого уровня на затворах транзисторов защелки Р-типа, образующих обратную связь. Эта задержка вызвана разрядом узловых емкостей стоков и истоков транзисторов N- и Р-типа последовательно включенных между источником напряжения низкого уровня VSS и затворами транзисторов защелки Р-типа.The disadvantage of the above scheme is the low speed. The low speed of the circuit is caused by the delay in the appearance of low voltage at the gates of the transistors of the P-type latch, forming a feedback. This delay is caused by the discharge of the nodal capacities of the drains and the sources of N- and P-type transistors connected in series between the low-level voltage source VSS and the gates of the P-type latch transistors.

Задачей предлагаемого изобретения является повышение быстродействия Цифровой КМОП схемы сдвига.The task of the invention is to increase the speed of the Digital CMOS shear circuit.

Поставленная задача достигается тем, что в Цифровой КМОП схеме сдвига, содержащей полевые транзисторы Р-типа с первого по седьмой и N-типа с восьмого по четырнадцатый, вход сигнала IN, соединенный с затворами первого, восьмого и четырнадцатого транзисторов, вывод питания высокого уровня напряжения VCC, соединенный с истоком и подложкой первого транзистора, вывод питания высокого уровня напряжения VDD, соединенный, с истоками и подложками второго и третьего транзисторов, вывод питания низкого уровня напряжения VSS, соединенный с истоками восьмого, тринадцатого и четырнадцатого транзисторов и подложками транзисторов с восьмого по четырнадцатый, инверсный выход

Figure 00000001
, соединенный со стоками седьмого и десятого транзисторов, вход источника опорного напряжения
Figure 00000002
VDD, соединенный с затворами четвертого, пятого, девятого и десятого транзисторов, вход источника опорного напряжения
Figure 00000003
VDD, соединенный с затворами шестого, седьмого, одиннадцатого и двенадцатого транзисторов, причем стоки первого и восьмого транзисторов соединены с затвором тринадцатого, сток второго транзистора соединен с истоком и подложкой четвертого, сток которого соединен с истоком и подложкой шестого, сток шестого транзистора - со стоком девятого, а сток третьего транзистора соединен с истоком и подложкой пятого, сток которого соединен с истоком и подложкой седьмого, исток девятого транзистора соединен со стоком одиннадцатого, исток которого соединен со стоком тринадцатого, а исток десятого - со стоком двенадцатого, исток которого соединен со стоком четырнадцатого, затвор второго транзистора соединен со стоком пятого и истоком и подложкой седьмого транзисторов, а затвор третьего транзистора - со стоком четвертого и истоком и подложкой шестого транзисторов.The task is achieved in that in the Digital CMOS shift circuit containing P-type field-effect transistors from the first to the seventh and the N-type from the eighth to the fourteenth, an IN signal input connected to the gates of the first, eighth and fourteenth transistors, a high voltage level power output VCC connected to the source and substrate of the first transistor, high voltage level VDD power output, connected, to the sources and substrates of the second and third transistors, low voltage VSS power output connected to eight sources th, thirteenth and fourteenth transistors and transistor substrates from eighth to fourteenth, inverse output
Figure 00000001
connected to the drains of the seventh and tenth transistors, the input of the reference voltage source
Figure 00000002
VDD connected to the gates of the fourth, fifth, ninth and tenth transistors, the input of the reference voltage source
Figure 00000003
VDD connected to the gates of the sixth, seventh, eleventh and twelfth transistors, and the drains of the first and eighth transistors are connected to the gate of the thirteenth, the drain of the second transistor is connected to the source and the substrate of the fourth, the drain of which is connected to the source and substrate of the sixth, the drain of the sixth transistor to the drain ninth, and the drain of the third transistor is connected to the source and the substrate of the fifth, the drain of which is connected to the source and the substrate of the seventh, the source of the ninth transistor is connected to the drain of the eleventh, the source of which is connected nen with the drain of the thirteenth, and the source of the tenth with the drain of the twelfth, the source of which is connected to the drain of the fourteenth, the gate of the second transistor is connected to the drain of the fifth and the source and substrate of the seventh transistor, and the gate of the third transistor with the drain of the fourth and the source and substrate of the sixth transistor.

Таким образом, в предлагаемой схеме Высоковольтного преобразователя уровня напряжения, вследствие отличий от известного устройства, описанных выше, из цепочек последовательно соединенных транзисторов N- и Р-типа, включенных между источником напряжения низкого уровня VSS и затворами второго и третьего транзисторов Р-типа защелки, исключены транзисторы Р-типа - четвертый и пятый. Поэтому последовательные цепочки узловых емкостей по сравнению с Цифровой КМОП схемой сдвига, укорочены, и, следовательно, суммарное время разряда этих узловых емкостей уменьшено. Таким образом, напряжение низкого уровня поступает на затворы второго и третьего транзисторов быстрее, тем самым увеличивая быстродействие всей схемы Высоковольтного преобразователя уровня напряжения.Thus, in the proposed circuit of the High-voltage voltage level converter, due to differences from the known device described above, from chains of serially connected N- and P-type transistors connected between the low-voltage voltage source VSS and the gates of the second and third P-type transistors of the latch, excluded P-type transistors - the fourth and fifth. Therefore, successive chains of nodal capacities are shortened in comparison with the Digital CMOS shift scheme, and, therefore, the total discharge time of these nodal capacities is reduced. Thus, low-level voltage is supplied to the gates of the second and third transistors faster, thereby increasing the speed of the entire circuit of the High-voltage voltage level converter.

На Рисунке приведена схема предлагаемого Высоковольтного преобразователя уровня напряжения.The figure shows a diagram of the proposed High-voltage voltage level converter.

Предлагаемый Высоковольтный преобразователь уровня напряжения, содержит полевые транзисторы Р-типа с первого по седьмой (1-7) и N-типа - с восьмого по четырнадцатый (8-14), вход сигнала IN, соединенный с затворами транзисторов первого (1), восьмого (8) и четырнадцатого (14), вывод питания высокого уровня напряжения VCC, соединенный с истоком и подложкой первого транзистора (1), вывод питания высокого уровня напряжения VDD, соединенный, с истоками и подложками транзисторов второго (2) и третьего (3), вывод питания низкого уровня напряжения VSS, соединенный с истоками транзисторов восьмого (8), тринадцатого (13) и четырнадцатого (14) и подложками транзисторов с восьмого по четырнадцатый (8-14), инверсный выход

Figure 00000001
, соединенный со стоками транзисторов седьмого (7) и десятого (10), вход источника опорного напряжения
Figure 00000002
VDD, соединенный с затворами транзисторов четвертого (4), пятого (5), девятого (9) и десятого (10), вход источника опорного напряжения
Figure 00000003
VDD, соединенный с затворами транзисторов шестого (6), седьмого (7), одиннадцатого (11) и двенадцатого (12). Причем стоки транзисторов первого (1) и восьмого (8) соединены с затвором тринадцатого (13), сток второго (2) транзистора соединен с истоком и подложкой четвертого (4), сток которого соединен с истоком и подложкой шестого (6), сток шестого (6) транзистора - со стоком девятого (9), а сток третьего транзистора (3) соединен с истоком и подложкой пятого (5), сток которого соединен с истоком и подложкой седьмого (7), исток девятого (9) транзистора соединен со стоком одиннадцатого (11), исток которого соединен со стоком тринадцатого (13), а исток десятого (10) - со стоком двенадцатого (12), исток которого соединен со стоком четырнадцатого (14), затвор второго (2) транзистора соединен со стоком пятого (5) транзистора и истоком и подложкой седьмого (7), а затвор третьего (3) транзистора - со стоком четвертого (4) транзистора и истоком и подложкой шестого (6).The proposed High-voltage voltage level converter contains P-type field-effect transistors from the first to the seventh (1-7) and N-type from the eighth to the fourteenth (8-14), the signal input IN, connected to the gates of the transistors of the first (1), eighth (8) and fourteenth (14), a high voltage level VCC power terminal connected to the source and substrate of the first transistor (1), a high voltage level VDD power terminal connected to sources and substrates of the second (2) and third (3) transistors VSS low voltage power output connected to and currents eighth transistor (8), thirteenth (13) and fourteenth (14) and the substrates transistors eighth to fourteenth (8-14) inverted output
Figure 00000001
connected to the drains of the seventh (7) and tenth (10) transistors, the input of the reference voltage source
Figure 00000002
VDD connected to the gates of the fourth (4), fifth (5), ninth (9) and tenth (10) transistors, the input of the voltage reference
Figure 00000003
VDD connected to the gates of the transistors sixth (6), seventh (7), eleventh (11) and twelfth (12). Moreover, the drains of the transistors of the first (1) and eighth (8) are connected to the gate of the thirteenth (13), the drain of the second (2) transistor is connected to the source and the substrate of the fourth (4), the drain of which is connected to the source and substrate of the sixth (6), the drain of the sixth (6) the transistor - with the drain of the ninth (9), and the drain of the third transistor (3) is connected to the source and the substrate of the fifth (5), the drain of which is connected to the source and the substrate of the seventh (7), the source of the ninth (9) transistor is connected to the drain eleventh (11), the source of which is connected to the drain of the thirteenth (13), and the source of the tenth (10) - to the drain the twelfth (12), the source of which is connected to the drain of the fourteenth (14), the gate of the second (2) transistor is connected to the drain of the fifth (5) transistor and the source and substrate of the seventh (7), and the gate of the third (3) transistor is connected to the drain of the fourth ( 4) the transistor and the source and substrate of the sixth (6).

Предлагаемый Высоковольтный преобразователь уровня напряжения представляет собой цифровое логическое устройство, предназначенное для преобразования входного сигнала с амплитудой от напряжения низкого уровня VSS («0») до напряжения логической единицы «1*» (VCC), в выходной сигнал с амплитудой от напряжения низкого уровня VSS («0») до напряжения логической «1», соответствующее напряжению питания высокого уровня напряжения VDD и работает следующим образом.The proposed High-voltage voltage level converter is a digital logic device designed to convert an input signal with an amplitude from a low level voltage VSS ("0") to a voltage of a logic unit of "1 *" (VCC), into an output signal with an amplitude from an low level voltage VSS ("0") to a logical voltage of "1", corresponding to the supply voltage of a high voltage level VDD and works as follows.

Исходное состояние. На вывод питания VSS и на вход IN подано напряжение низкого уровня, соответствующее напряжению логического «О», на вывод первого источника питания высокого уровня напряжения VCC - высокое напряжение, соответствующее для входного инвертора, выполненного на полевых транзисторах 1 и 8, напряжению логической «1*» и на вывод второго источника питания высокого уровня напряжения VDD - высокое напряжение, соответствующее выходному напряжению логической «1» Высоковольтного преобразователя уровня напряжения. Кроме того, на входе источника опорного напряжения

Figure 00000002
VDD установлено напряжение, соответствующее двум третям напряжения высокого уровня VDD, а на входе
Figure 00000003
VDD - напряжение, соответствующее одной трети напряжения высокого уровня VDD, вследствие чего транзисторы и N- и Р-типа, на затворы которых поступают эти опорные напряжения - всегда открыты. Так как вход IN соединен с затворами транзисторов Р-типа 1 и N-типа 8 и 14, а на нем установлено напряжение низкого уровня VSS («О»), то транзистор Р-типа 1 открыт, а транзисторы N-типа 8 и 14 - закрыты. Поэтому, через открытый транзистор 1 на затвор транзистора 13 поступает напряжение высокого уровня VCC («1*»), вследствие чего транзистор N-типа 13 - открыт.Так как на затворы транзисторов N-типа 11 и 12 и Р-типа 6 и 7 поступает напряжение высокого уровня
Figure 00000003
VDD, а на затворы транзисторов N-типа 9 и 10 и Р-типа 4 и 5 - напряжение высокого уровня
Figure 00000002
VDD, то транзисторы 4-7 и 9-12 - открыты. Кроме того, в результате действия предыдущего регенеративного цикла транзистор Р-типа 2 закрыт, а транзистор Р-типа 3 - открыт. Поэтому через открытые транзисторы 3, 5 и 7 на инверсном выходе
Figure 00000001
Высоковольтного преобразователя уровня напряжения установлено напряжение высокого уровня VDD («1»).The initial state. A low-level voltage corresponding to the logic voltage “O” is supplied to the VSS power supply terminal and to the IN input, and a high voltage corresponding to the input inverter made on field-effect transistors 1 and 8 to the logical voltage “1” is supplied to the output of the first high-voltage power supply VCC * "And the output of the second high voltage level power supply VDD is a high voltage corresponding to the output voltage of the logic" 1 "of the High voltage voltage level converter. In addition, the input voltage reference
Figure 00000002
VDD is set to voltage corresponding to two-thirds of the high-level voltage VDD, and the input
Figure 00000003
VDD is the voltage corresponding to one third of the high level voltage VDD, as a result of which the transistors of both N- and P-type, to the gates of which these reference voltages are supplied, are always open. Since the input IN is connected to the gates of the P-type 1 and N-type transistors 8 and 14, and the low-level voltage VSS (“O”) is installed on it, the P-type transistor 1 is open, and the N-type transistors 8 and 14 - closed. Therefore, through the open transistor 1, a high level voltage VCC ("1 *") is supplied to the gate of transistor 13, as a result of which the N-type transistor 13 is open. Since the gates of N-type transistors 11 and 12 and P-type 6 and 7 high voltage
Figure 00000003
VDD, and on the gates of N-type transistors 9 and 10 and P-type 4 and 5 - high voltage
Figure 00000002
VDD, then transistors 4-7 and 9-12 are open. In addition, as a result of the previous regenerative cycle, the P-type 2 transistor is closed, and the P-type 3 transistor is open. Therefore, through open transistors 3, 5 and 7 at the inverse output
Figure 00000001
A high voltage level converter is set to a high level voltage VDD ("1").

В режиме преобразования высокого напряжения логической единицы «1*» (VCC) в напряжение низкого уровня VSS («0»), на вход IN, и следовательно, на затворы транзисторов Р-типа 1 и N-типа 8 и 14, поступает напряжение логической единицы «1*» (VCC). Поэтому транзистор 1 закрывается, а транзисторы 8 и 14 открываются и через них на затвор транзистора 13 и на исток транзистора N-типа 12 поступает напряжение низкого уровня VSS («О»), в результате чего транзистор N-типа 13 закрывается, а через открытые транзисторы N-типа 12 и 10 напряжение низкого уровня VSS («0») поступает на инверсный выход

Figure 00000001
Высоковольтного преобразователя уровня напряжения. Кроме того, через открытый транзистор Р-типа 7 на затвор транзистора 2 поступает низкое напряжение, достаточное для того, чтобы транзистор 2 полностью открылся. Поэтому через открытые транзисторы Р-типа 2 и 4 на затвор транзистора Р-типа 3 поступает напряжение высокого уровня VDD («1»), в результате чего транзистор 3 закрывается, а защелка устанавливается в режим хранения.In the mode of converting the high voltage of the logical unit “1 *” (VCC) to the low voltage level VSS (“0”), the input logic, and therefore the gates of the transistors P-type 1 and N-type 8 and 14, receives a logical voltage 1 * units (VCC). Therefore, the transistor 1 is closed, and the transistors 8 and 14 open and through them to the gate of the transistor 13 and the source of the N-type transistor 12 receives a low voltage VSS ("O"), resulting in the N-type transistor 13 is closed, and through open N-type transistors 12 and 10 low-level voltage VSS ("0") is supplied to the inverse output
Figure 00000001
High voltage level converter. In addition, through an open P-type transistor 7, a low voltage is supplied to the gate of transistor 2, sufficient to ensure that transistor 2 fully opens. Therefore, through the open P-type transistors 2 and 4, a high-level voltage VDD ("1") is supplied to the gate of the P-type 3 transistor, as a result of which the transistor 3 closes, and the latch is set to storage mode.

При переходе Высоковольтного преобразователя уровня напряжения в исходное состояние и режим формирования на инверсном выходе

Figure 00000001
напряжения высокого уровня VDD («1»), на вход IN, и, следовательно, на затворы транзисторов Р-типа 1 и N-типа 8 и 14, поступает напряжение низкого уровня VSS («0»). Поэтому транзистор 1 открывается, а транзисторы 8 и 14 закрываются. Через открытый транзистор 1 на затвор транзистора 13 поступает напряжение высокого уровня VCC («1*»), вследствие чего он открывается и через него на исток транзистора 11 поступает напряжение низкого уровня VSS («0»). Так как транзисторы N-типа 11 и 9 и Р-типа 6 открыты, то на затвор транзистора Р-типа 3 поступает напряжение низкого уровня, достаточное для того, чтобы транзистор 3 полностью открылся. Поэтому через открытые транзисторы Р-типа 3 и 5 на затвор транзистора Р-типа 2 поступает напряжение высокого уровня VDD («1»), в результате чего транзистор 2 закрывается, а защелка устанавливается в режим хранения. Кроме того, так как транзистор Р-типа 7 также открыт, то через него напряжение высокого уровня VDD («1») поступает на инверсный выход
Figure 00000001
и схема Высоковольтного преобразователя уровня напряжения переходит в исходное состояние.Upon the transition of the High-voltage converter of the voltage level to the initial state and the mode of formation at the inverse output
Figure 00000001
high-level voltage VDD ("1"), to the input IN, and, therefore, to the gates of transistors P-type 1 and N-type 8 and 14, low-voltage VSS ("0") is supplied. Therefore, the transistor 1 opens, and the transistors 8 and 14 are closed. Through the open transistor 1, the gate of the transistor 13 receives a high level voltage VCC ("1 *"), as a result of which it opens and through it to the source of the transistor 11 a low level voltage VSS ("0") is supplied. Since the N-type transistors 11 and 9 and the P-type 6 are open, a low level voltage is applied to the gate of the P-type 3 transistor, sufficient for the transistor 3 to fully open. Therefore, through the open P-type transistors 3 and 5, a high-level voltage VDD (“1”) is supplied to the gate of the P-type 2 transistor, as a result of which the transistor 2 closes and the latch is set to storage mode. In addition, since the P-type transistor 7 is also open, through it a high level voltage VDD ("1") is supplied to the inverse output
Figure 00000001
and the circuit of the High-voltage voltage level converter is reset.

Таким образом, в предлагаемой схеме Высоковольтного преобразователя уровня напряжения, в отличие от Цифровой КМОП схемы сдвига в цепочках последовательно соединенных транзисторов N- и Р-типа, включенных между источником напряжения низкого уровня VSS и затворами транзисторов защелки Р-типа 2 и 3, количество транзисторов Р-типа - уменьшено. А именно, транзисторы Р-типа 4 и 5 - исключены. Поэтому последовательные цепочки узловых емкостей по сравнению с Цифровой КМОП схемой сдвига, укорочены, и, следовательно, суммарное время разряда этих узловых емкостей уменьшено. Так как, напряжение низкого уровня поступает на затворы транзисторов 2 и 3 быстрее, то быстродействие всей схемы Высоковольтного преобразователя уровня напряжения увеличивается.Thus, in the proposed circuit of the High-voltage voltage level converter, in contrast to the Digital CMOS, the shift schemes in the chains of serially connected N- and P-type transistors connected between the low-level voltage source VSS and the gates of the P-type latches 2 and 3, the number of transistors P-type - reduced. Namely, P-type transistors 4 and 5 are excluded. Therefore, successive chains of nodal capacities are shortened in comparison with the Digital CMOS shift scheme, and, therefore, the total discharge time of these nodal capacities is reduced. Since low-voltage is supplied to the gates of transistors 2 and 3 faster, the speed of the entire circuit of the High-voltage voltage level converter increases.

ЛитератураLiterature

1. CMOS Digital Level Shift Circuit: Patent № US 6099100 A / Won Kee Lee; assignee LG Semicon Co Ltd. - 8.08.2008.1. CMOS Digital Level Shift Circuit: Patent No. US 6099100 A / Won Kee Lee; assignee LG Semicon Co Ltd. - 08.08.2008.

Claims (1)

Высоковольтный преобразователь уровня напряжения, содержащий полевые транзисторы Р-типа - с первого по седьмой и N-типа - с восьмого по четырнадцатый, вход сигнала IN, соединенный с затворами первого, восьмого и четырнадцатого транзисторов, вывод питания высокого уровня напряжения VCC, соединенный с истоком и подложкой первого транзистора, вывод питания высокого уровня напряжения VDD, соединенный с истоками и подложками второго и третьего транзисторов, вывод питания низкого уровня напряжения VSS, соединенный с истоками восьмого, тринадцатого и четырнадцатого транзисторов и подложками транзисторов с восьмого по четырнадцатый, инверсный выход
Figure 00000004
, соединенный со стоками седьмого и десятого транзисторов, вход источника опорного напряжения
Figure 00000005
VDD, соединенный с затворами четвертого, пятого, девятого и десятого транзисторов, вход источника опорного напряжения
Figure 00000006
VDD, соединенный с затворами шестого, седьмого, одиннадцатого и двенадцатого транзисторов, причем стоки первого и восьмого транзисторов соединены с затвором тринадцатого, сток второго транзистора соединен с истоком и подложкой четвертого, сток которого соединен с истоком и подложкой шестого, сток шестого транзистора - со стоком девятого, а сток третьего транзистора соединен с истоком и подложкой пятого, сток которого соединен с истоком и подложкой седьмого, исток девятого транзистора соединен со стоком одиннадцатого, исток которого соединен со стоком тринадцатого, а исток десятого - со стоком двенадцатого, исток которого соединен со стоком четырнадцатого, отличающийся тем, что затвор второго транзистора соединен со стоком пятого и истоком и подложкой седьмого транзисторов, а затвор третьего транзистора - со стоком четвертого и истоком и подложкой шестого транзисторов.A high-voltage voltage level converter containing P-type field-effect transistors from the first to the seventh and N-type field-effect devices from the eighth to the fourteenth, an IN signal input connected to the gates of the first, eighth, and fourteenth transistors, a high voltage level power supply terminal VCC connected to the source and the substrate of the first transistor, a high voltage level VDD power output connected to the sources and substrates of the second and third transistors, a low voltage VSS power output connected to the sources of the eighth, thirteenth fourteenth transistors and transistor substrate of the eighth to fourteenth, inverted exit
Figure 00000004
connected to the drains of the seventh and tenth transistors, the input of the reference voltage source
Figure 00000005
VDD connected to the gates of the fourth, fifth, ninth and tenth transistors, the input of the reference voltage source
Figure 00000006
VDD connected to the gates of the sixth, seventh, eleventh and twelfth transistors, and the drains of the first and eighth transistors are connected to the gate of the thirteenth, the drain of the second transistor is connected to the source and the substrate of the fourth, the drain of which is connected to the source and substrate of the sixth, the drain of the sixth transistor to the drain ninth, and the drain of the third transistor is connected to the source and the substrate of the fifth, the drain of which is connected to the source and the substrate of the seventh, the source of the ninth transistor is connected to the drain of the eleventh, the source of which is connected nen with the drain of the thirteenth, and the source of the tenth with the drain of the twelfth, the source of which is connected to the drain of the fourteenth, characterized in that the gate of the second transistor is connected to the drain of the fifth and the source and substrate of the seventh transistor, and the gate of the third transistor with the drain of the fourth and the source and substrate sixth transistors.
RU2019105416A 2019-02-26 2019-02-26 High-voltage voltage level converter RU2712422C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019105416A RU2712422C1 (en) 2019-02-26 2019-02-26 High-voltage voltage level converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019105416A RU2712422C1 (en) 2019-02-26 2019-02-26 High-voltage voltage level converter

Publications (1)

Publication Number Publication Date
RU2712422C1 true RU2712422C1 (en) 2020-01-28

Family

ID=69625197

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019105416A RU2712422C1 (en) 2019-02-26 2019-02-26 High-voltage voltage level converter

Country Status (1)

Country Link
RU (1) RU2712422C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2739487C1 (en) * 2020-06-15 2020-12-24 Владимир Владимирович Шубин Voltage level converter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6099100A (en) * 1997-07-15 2000-08-08 Lg Semicon Co., Ltd. CMOS digital level shift circuit
RU2604054C1 (en) * 2016-01-22 2016-12-10 Владимир Владимирович Шубин Voltage level converter
RU2632567C1 (en) * 2016-11-24 2017-10-05 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" Voltage level converter
RU2667798C1 (en) * 2017-11-20 2018-09-24 Владимир Владимирович Шубин Voltage level converter
RU2679186C1 (en) * 2018-04-09 2019-02-06 Владимир Владимирович Шубин Voltage level converter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6099100A (en) * 1997-07-15 2000-08-08 Lg Semicon Co., Ltd. CMOS digital level shift circuit
RU2604054C1 (en) * 2016-01-22 2016-12-10 Владимир Владимирович Шубин Voltage level converter
RU2632567C1 (en) * 2016-11-24 2017-10-05 Акционерное общество "Новосибирский завод полупроводниковых приборов с ОКБ" Voltage level converter
RU2667798C1 (en) * 2017-11-20 2018-09-24 Владимир Владимирович Шубин Voltage level converter
RU2679186C1 (en) * 2018-04-09 2019-02-06 Владимир Владимирович Шубин Voltage level converter

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2739487C1 (en) * 2020-06-15 2020-12-24 Владимир Владимирович Шубин Voltage level converter

Similar Documents

Publication Publication Date Title
US6838905B1 (en) Level translator for high voltage digital CMOS process
US6791391B2 (en) Level shifting circuit
US20020175726A1 (en) Flip flop circuit
RU2604054C1 (en) Voltage level converter
US9306553B2 (en) Voltage level shifter with a low-latency voltage boost circuit
US7924080B2 (en) Level shifter circuit
KR20100104124A (en) Logic circuit capable of level shifting
US5896044A (en) Universal logic level shifting circuit and method
CN107223310B (en) Level conversion circuit and fingerprint identification device
RU2702979C1 (en) High-voltage voltage level converter
RU2712422C1 (en) High-voltage voltage level converter
WO2022156156A1 (en) Protection circuit and memory
RU2679186C1 (en) Voltage level converter
US4472645A (en) Clock circuit for generating non-overlapping pulses
US20080116953A1 (en) Flip-flop circuit
RU2667798C1 (en) Voltage level converter
US20080024188A1 (en) Junction field effect transistor level shifting circuit
RU2632567C1 (en) Voltage level converter
US9264040B2 (en) Low leakage CMOS cell with low voltage swing
RU2739487C1 (en) Voltage level converter
WO2011132023A1 (en) Voltage level shifter, decoupler for a voltage level shifter, and voltage shifting method
RU2756445C1 (en) Voltage level converter
RU2771447C1 (en) Input register element
Current Design of a quaternary latch circuit using a binary CMOS RS latch
Núñez et al. Two-Phase MOBILE Interconnection Schemes for Ultra-Grain Pipeline Applications